[发明专利]三维堆叠的半导体纳米线结构及其制备方法有效
| 申请号： | 201910026963.1 | 申请日： | 2019-01-11 |
| 公开（公告）号： | CN111435642B | 公开（公告）日： | 2022-06-24 |
| 发明（设计）人： | 刘强;俞文杰;任青华;陈治西;刘晨鹤;赵兰天;陈玲丽;王曦 | 申请（专利权）人： | 中国科学院上海微系统与信息技术研究所 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336;H01L29/78;H01L29/423;B82Y10/00 |
| 代理公司： | 上海泰博知识产权代理有限公司 31451 | 代理人： | 钱文斌 |
| 地址： | 200050 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供一种三维堆叠的半导体纳米线结构及其制备方法，包括：在第二半导体衬底上形成周期结构并进行离子注入形成剥离界面；在第一半导体衬底上的绝缘层中形成凹槽，凹槽未贯穿绝缘层；键合周期结构及绝缘层，以形成空腔；进行退火工艺加强键合强度，并使周期结构从剥离界面处剥离，形成顶半导体层；图形化刻蚀所述顶半导体层并选择性去除牺牲层，以形成悬空并横跨于所述凹槽上的半导体纳米线结构。本发明先制作出图形化结构的SOI衬底，该SOI衬底可通过干法刻蚀直接制备镂空且向上堆叠的半导体纳米线，在刻蚀出半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。 | ||
| 搜索关键词： | 三维 堆叠 半导体 纳米 结构 及其 制备 方法 | ||
【主权项】：
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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