[实用新型]延时锁相环电路及半导体存储器

摘要

本实用新型提供一种延时锁相环电路及半导体存储器。延时锁相环电路包括延时链、MR6模式寄存器、译码器、控制单元、复制延时单元及鉴相器；延时链用于对输出信号进行延迟；MR6模式寄存器包括低频工作的时钟频率的设置编码；译码器用于读取设置编码，得到预估时钟周期；控制单元连接译码器和延时链之间，用于设置延时链的初始长度；复制延时单元连接延时链，用于产生复制延时信号；鉴相器连接复制延时单元和时钟信号，用于输出比较结果信号；控制单元连接鉴相器，用于沿初始长度继续调整接入延时链的长度。本实用新型通过读取MR6模式寄存器内低频工作的时钟频率的设置编码，获取预估时钟周期，对延时链的长度进行快速调整，保证电路的可靠性和准确性。

主权项

1.一种延时锁相环电路，其特征在于，包括：延时链，用于对输入时钟信号进行延迟，并根据所述延时链的长度输出所述时钟信号的延时信号；MR6模式寄存器，包括反映存储器低频工作的时钟频率的设置编码；译码器，连接所述MR6模式寄存器，用于读取所述MR6模式寄存器中的设置编码，以得到所述时钟信号的预估时钟周期，其中，所述预估时钟周期包括低速时钟频率下的时钟周期；控制单元，连接于所述译码器和所述延时链之间，用于根据所述预估时钟周期设置所述延时链的初始长度，以调整所述延时信号对所述时钟信号的延时时间；复制延时单元，连接于所述延时链的输出端，所述复制延时单元用于模拟一段路径的固定延时产生复制延时信号，所述路径的固定延时是从延时锁相环的输出时钟端到固定触发器的时钟端；鉴相器，所述鉴相器的两个输入端分别连接于所述复制延时单元的输出端和所述时钟信号，所述鉴相器用于比较所述时钟信号和所述复制延时信号的相位，并输出比较结果信号；所述控制单元连接于所述鉴相器的输出端，用于根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度。