[发明专利]一种小回滞双向瞬态电压抑制器及其应用

摘要

本发明公开了一种小回滞双向瞬态电压抑制器及其应用，属于集成电路半导体技术领域。由P衬底、第一高压深N阱、第二高压深N阱、第一、第二、第三及第四N阱、第一、第二及第三P阱、第一N+注入区、第一P+注入区、第二P+注入区、第三P+注入区、第二N+注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层和第二多晶硅栅及其覆盖的第二薄栅氧化层构成。在ESD应力作用下，一方面通过关态PMOS和开态PMOS串联构成辅助触发SCR路径，降低器件触发电压，提高鲁棒性，另一方面通过高压深N阱和浮空N阱延长电流泄放路径，降低SCR结构正反馈程度，提高维持电压，且器件呈对称结构，具有双向过压、过流防护或抗浪涌功能。

主权项

1.一种小回滞双向瞬态电压抑制器，其特征在于，所述抑制器由P衬底(101)、第一高压深N阱(102)、第二高压深N阱(103)、第一N阱(104)、第一P阱(105)、第二N阱(106)、第二P阱(107)、第三N阱(108)、第三P阱(109)、第四N阱(110)、第一N+注入区(111)、第一P+注入区(112)、第二P+注入区(113)、第三P+注入区(114)、第二N+注入区(115)、第一多晶硅栅(116)及其覆盖的第一薄栅氧化层(117)和第二多晶硅栅(118)及其覆盖的第二薄栅氧化层(119)构成；在P衬底(101)的表面区域从左至右依次设有第一高压深N阱(102)和第二高压深N阱(103)，P衬底(101)的左侧边缘与第一高压深N阱(102)的左侧相连，P衬底(101)的右侧边缘与第二高压深N阱(103)的右侧相连；第一高压深N阱(102)与第二高压深N阱(103)之间设有一间距；在第一高压深N阱(102)的表面区域从左至右依次设有第一N阱(104)和第一P阱(105)，第一N阱(104)的左侧与第一高压深N阱(102)的左侧相连，第一N阱(104)的右侧与第一P阱(105)的左侧相连；第二N阱(106)横跨在第一高压深N阱(102)和P衬底(101)的表面区域，第一P阱(105)的右侧与第二N阱(106)的左侧相连，第二N阱(106)的右侧与第二P阱(107)的左侧相连；第三N阱(108)横跨在P衬底(101)和第二高压深N阱(103)的表面区域，第二P阱(107)的右侧与第三N阱(108)的左侧相连；在第二高压深N阱(103)的表面区域从左至右依次设有第三P阱(109)和第四N阱(110)，第三N阱(108)的右侧与第三P阱(109)的左侧相连，第三P阱(109)的右侧与第四N阱(110)的左侧相连，第四N阱(110)的右侧与第二高压深N阱(103)的右侧相连；在第一N阱(104)的表面区域从左至右依次设有第一N+注入区(111)、第一P+注入区(112)和第一多晶硅栅(116)及其覆盖的第一薄栅氧化层(117)，第一P+注入区(112)的右侧与第一多晶硅栅(116)及其覆盖的第一薄栅氧化层(117)的左侧相连，第一多晶硅栅(116)及其覆盖的第一薄栅氧化层(117)的右侧与第二P+注入区(113)的左侧相连；第一N+注入区(111)和第一P+注入区(112)之间设有一间距；第二P+注入区(113)横跨在第一N阱(104)、第一P阱(105)、第二N阱(106)、第二P阱(107)、第三N阱(108)、第三P阱(109)和第四N阱(110)的表面区域；在第四N阱(110)的表面区域从左至右依次设有第二多晶硅栅(118)及其覆盖的第二薄栅氧化层(119)、第三P+注入区(114)和第二N+注入区(115)，第二P+注入区(113)的右侧与第二多晶硅栅(118)及其覆盖的第二薄栅氧化层(119)的左侧相连，第二多晶硅栅(118)及其覆盖的第二薄栅氧化层(119)的右侧与第三P+注入区(114)的左侧相连；第三P+注入区(114)和第二N+注入区(115)之间设有一间距；第一N+注入区(111)与第一金属1(201)相连，第一P+注入区(112)与第二金属1(202)相连，第一多晶硅栅(116)与第三金属1(203)相连，第二多晶硅栅(118)与第四金属1(204)相连，第二P+注入区(114)与第五金属1(205)相连，第二N+注入区(115)与第六金属1(206)相连；第一金属1(201)、第二金属1(202)和第三金属1(203)均与第七金属1(207)相连，从第七金属1(207)引出第一电极(301)，用作抑制器的金属阳极；第四金属1(204)、第五金属1(205)和第六金属1(206)均与第八金属1(208)相连，从第八金属1(208)引出第二电极(302)，用作抑制器的金属阴极。