[发明专利]一种三态门电路在审
| 申请号： | 201811059553.9 | 申请日： | 2018-09-12 |
| 公开（公告）号： | CN109391261A | 公开（公告）日： | 2019-02-26 |
| 发明（设计）人： | 徐中干 | 申请（专利权）人： | 杭州展虹科技有限公司 |
| 主分类号： | H03K19/20 | 分类号： | H03K19/20 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 310012 浙江省杭州市*** | 国省代码： | 浙江;33 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种三态门电路。一种三态门电路包括第一与非门、第一反相器、第二反相器、第一NMOS管和第二NMOS管。利用本发明提供的三态门电路占芯片面积小，所需的管子少，电路简单。 | ||
| 搜索关键词： | 三态门电路 反相器 与非门 管子 电路 芯片 | ||
【主权项】：
1.一种三态门电路，其特征在于：包括第一与非门、第一反相器、第二反相器、第一NMOS管和第二NMOS管；所述第一与非门的一输入端接输入端B，另一输入端接输入端B，输出端接所述第一反相器的输入端；所述第一反相器的输入端接所述第一与非门的输出端，输出端接所述第一NMOS管的栅极；所述第二反相器的输入端接输入端A，输出端接所述第二NMOS管的栅极；所述第一NMOS管的栅极接所述第一反相器的输出端，漏极接电源电压VCC，源极接所述第二NMOS管的漏极并作为三态门的输出端OUT；所述第二NMOS管的栅极接所述第二反相器的输出端，漏极接所述第一NMOS管的源极并作为三态门的输出端OUT，源极接地。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于杭州展虹科技有限公司，未经杭州展虹科技有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201811059553.9/，转载请声明来源钻瓜专利网。
- 同类专利
- 一种基于DNA Origami的DNA分子逻辑门及其构建方法-201710176055.1
- 杨静;张成;吴燃峰;宋智超 - 华北电力大学
- 2017-03-23 - 2019-11-12 - H03K19/20
- 本发明属于分子计算领域，具体涉及一种基于DNA Origami的DNA分子逻辑门及其构建方法。本发明逻辑门包括输入信号、信号转化器和输出信号；所述信号转化器包括：DNAOrigami模板、位于DNA Origami模板上的helper链，以及可以和helper链识别并连接的DNA/AuNP结合物；所述输出信号为DNA/AuNP结合物从DNA Origami模板上释放。本发明在DNA origami上通过特定的DNA信号链来实现对金颗粒有选择性和动态的释放，从而实现逻辑门的运算，并且通过利用DNA链连接的金颗粒二聚物实现了同时输入3条输入链的逻辑门运算。本发明为构造复杂的分子电路和纳米器件提供思路；通过与各种纳米工程策略相结合，可用来组装大型的可编程的结构，也为各种分子构象的灵敏检测铺平了道路。
- 时序译码器-201611004732.3
- 屈云豪;任立红;丁永生 - 东华大学
- 2016-11-15 - 2019-11-08 - H03K19/20
- 本发明涉及一种时序译码器，该时序译码器由一输入时序译码器和首达模块串联和并联组成，首达模块为耦合控制电路，包括一路片选信号输入和至少两路时序信号输入，每路时序信号输入都主要由非门、三输入与门和二输入或门组成，每路信号的输出都受到所有输入端的影响，单路输入也同样影响每一路信号的输出，串联是指不同输入信号路数的首达模块按照输入信号路数的数值大小顺序连接，并联是指相同输入信号路数的首达模块并列地连接在不同的串联电路中，相同输入信号路数的首达模块两端的首达模块的输入信号路数分别相同。本发明的时序译码器在相等输入信号路数的情况下，能够显著提升译码能力，得到更多的输出信号线数，同时可以加快数据传输速度。
- 一种三态门装置-201910721932.8
- 徐中干 - 杭州展虹科技有限公司
- 2019-08-06 - 2019-11-05 - H03K19/20
- 本发明公开了一种三态门装置。一种三态门装置包括第一NMOS管、第一PMOS管和第二NMOS管。利用本发明提供的三态门装置可以提供三个稳定的输出状态，且线路结构简单。
- 半速率时钟数据回复电路-201510982439.3
- 刘剑 - 瑞昱半导体股份有限公司
- 2015-12-24 - 2019-11-01 - H03K19/20
- 本发明提出一种半速率时钟数据回复电路，其包含：一压控振荡器，设置成依据一控制电压产生一数据取样时钟与一边缘取样时钟；一调整电路，设置成在多个测试期间中动态控制该压控振荡器将该数据取样时钟与该边缘取样时钟之间的一相位差调整成异于90度；以及一控制电路，设置成指示该调整电路在该多个测试期间中分别利用不同的控制值组合来控制该压控振荡器，并记录分别对应于该多个测试期间的多个回复信号质量指针。之后，该控制电路会指示该调整电路利用与该多个回复信号质量指针中的一最佳质量指针相对应的一控制值组合来控制该压控振荡器。
- 三态门电路-201910571380.7
- 罗红飞 - 杭州展虹科技有限公司
- 2019-06-28 - 2019-10-15 - H03K19/20
- 本发明公开了一种三态门电路。三态门电路包括第一反相器、第一与非门、第二反相器、第二与非门、第三反相器、第一NMOS管和第二NMOS管。利用本发明提供的三态门电路可以使得电路简单、成本降低以及提高相应的功能的稳定性。
- 一种应用于可逆逻辑电路的SAYEM可逆逻辑门电路-201920303171.X
- 王仁平;向韬鑫;李凡阳 - 福州大学
- 2019-03-11 - 2019-10-15 - H03K19/20
- 本实用新型涉及一种应用于可逆逻辑电路的SAYEM可逆逻辑门电路，包括第一至第五反相器、第一至第三与门、第一至第五异或门、以及传输门；其中第一至第四异或门的输入端为A端、A非端、B端，输出端为Y端；第五异或门的输入端包括A端、B端，输出端为Y端；第一至第三与门的输入端为A端、A非端、B端，输出端为Y端；本实用新型与采用互补CMOS电路来实现SAYEM可逆逻辑门电路相比，存在使用MOS数量少，面积小，在在管子选相同尺寸时，传播延时少，性能好等优点。
- 一种反馈检测电路-201910575916.2
- 李乾男;李敏增 - 西安紫光国芯半导体有限公司
- 2019-06-28 - 2019-10-08 - H03K19/20
- 为了解决现有的写时钟到时钟校准方法在利用控制器主时钟采样高频的edc反馈时可能会造成采样丢失的技术问题，本发明提供了一种反馈检测电路，用于写时钟到时钟校准模式，包括采样电路和采样结果译码电路；采样电路对反馈信号的状态单独采样，输出采样检测信号；采样结果译码电路对所述采样检测信号作逻辑处理，输出反馈结果。本发明不需要时钟采样，所以不会因为时钟频率不匹配造成采样丢失。
- 逻辑门电路-201920171779.1
- 陈忠学;何山暐;赵奂 - 康希通信科技（上海）有限公司
- 2019-01-31 - 2019-10-01 - H03K19/20
- 本实用新型公开了一种逻辑门电路，包括：第一类型第一phemt第一连接端和第二类型第一phemt第一连接端接工作电压，第一类型第一phemt第二连接端通过电阻连接其第三连接端，第一类型第一phemt第三连接端通过电阻分别连接第二类型第一phemt第二连接端和第二类型第二phemt第一连接端，第二类型第一phemt第三连接端和第二类型第三phemt第一连接端相连作为该逻辑门电路输出端，第二类型第二phemt第二连接端和第二类型第三phemt第二连接端相连作为该逻辑门电路输入端，第二类型第二phemt第三连接端和第二类型第三phemt第三连接端连接地。本相比现有技术，本实用新型的功耗更低，本实用新型的驱动能力更强。
- 三态门-201910552730.5
- 沈孙园 - 杭州宽福科技有限公司
- 2019-06-25 - 2019-09-20 - H03K19/20
- 本发明公开了一种三态门。三态门包括一反相器、一与非门、一或非门、一PMOS管和一NMOS管。当三态门的输入端B为低电平时，输入端A为高电平或低电平时，一PMOS管的栅极为高电平，一NMOS管的栅极为低电平，三态门的输出端OUT为高阻态；当三态门的输入端B为高电平时，输入端A为低电平时，一PMOS管的栅极为高电平，一NMOS管的栅极为高电平，三态门的输出端OUT为低电平；三态门的输入端B为高电平时，输入端A为高电平时，一PMOS管的栅极为低电平，一NMOS管的栅极为低电平，三态门的输出端OUT为高电平。
- 一种三态门电路-201910557235.3
- 沈孙园 - 杭州宽福科技有限公司
- 2019-06-26 - 2019-09-20 - H03K19/20
- 本发明公开了一种三态门电路。一种三态门电路包括第一或非门、第一反相器、第一与非门、第二反相器、第一PMOS管和第一NMOS管。当三态门电路的输入端B为高电平时，输入端A为高电平或低电平时，第一PMOS管的栅极为高电平，第一NMOS管的栅极为高电平，三态门电路的输出端OUT为低电平；当三态门电路的输入端B为低电平时，输入端A为低电平时，第一PMOS管的栅极为低电平，第一NMOS管的栅极为低电平，三态门电路的输出端OUT为高电平；三态门电路的输入端B为低电平时，输入端A为高电平时，第一PMOS管的栅极为高电平，第一NMOS管的栅极为低电平，三态门电路的输出端OUT为高阻态。
- 一种时序电路、时序电路的控制方法和存储器-201910403066.8
- 薛子恒;潘荣华 - 北京兆易创新科技股份有限公司
- 2019-05-15 - 2019-08-09 - H03K19/20
- 本发明公开了一种时序电路、时序电路的控制方法和存储器。所述时序电路包括：控制装置和触发器；所述控制装置的第一输入端与所述触发器的数据输出端连接，第二输入端与所述触发器的数据输入端连接，控制输出端与所述触发器的控制输入端连接，用于根据所述第一输入端接收的第一逻辑值和所述第二输入端接收的第二逻辑值，确定所述控制输出端是否将所述控制装置的时钟输入端获取的时钟信号输出，以得到所述触发器的控制信号；所述触发器，用于根据所述控制信号对所述第二逻辑值进行处理。利用该时序电路能够降低触发器的功耗。
- 一种基于与门、或门与选择器的抗辐射容错电路设计方法-201510252467.X
- 佘晓轩 - 复旦大学
- 2015-05-18 - 2019-08-09 - H03K19/20
- 本发明属于集成电路领域，涉及抵抗辐射的电路设计方法，具体涉及一种基于与门、或门与选择器的抗辐射容错电路设计方法。本发明用一个与门、一个或门和一个2选1选择器构造一个比较表决电路，然后将被保护电路的主输出与冗余输出分别与比较表决电路两个输入端口相连，当被保护电路因辐射导致其主输出与冗余输出数值不同时，比较表决电路输出维持原值，不会输出被保护电路可能错误的输出值。经测试实验结果表明，本发明与三模冗余方案的错误发生次数都较少而且相当，它们的抗辐射能力接近，但本发明的面积和功耗比三模冗余方案的面积和功耗小的比较多。
- 一种基于FinFET器件的单轨电流模一位全加器-201610896908.4
- 张霞;刘伏亮;吴晟姗 - 宁波华太车载技术有限公司
- 2016-10-14 - 2019-07-19 - H03K19/20
- 本发明公开了一种基于FinFET器件的单轨电流模一位全加器，包括依次连接的偏置电路、求和输出电路和进位输出电路，求和输出电路包括第三P型FinFET管、与第三P型FinFET管分别连接的第四P型FinFET管和第四N型FinFET管；第四N型FinFET管与并联的第五N型FinFET管和第六N型FinFET管连接；第七N型FinFET管与并联的第五N型FinFET管和第六N型FinFET管、并联的第九N型FinFET管和第十N型FinFET管分别连接。本发明采用差分的单轨电流模结构，在FinFET单轨电流模下拉网路中N型FinFET管采取并联结构来实现多输入“或非”功能，避免了N型FinFET管间的串联配置，从而优化了电路性能，使得电路在标准电压和超阈值条件下仍然可以正常工作。
- 一种CMOS组合逻辑电路-201910305397.8
- 刘剑辉;刘志赟 - 深圳市致宸信息科技有限公司
- 2019-04-16 - 2019-07-02 - H03K19/20
- 本发明提供了一种CMOS组合逻辑电路，用以在加法器电路设计时，替代工艺厂提供的标准单元库中的组合逻辑运算单元电路。该CMOS组合逻辑电路包括PMOS网络和NMOS网络，PMOS网络和NMOS网络各包含三个晶体管。通过较少的晶体管实现了
逻辑运算功能，减少了面积，降低了功耗，同时缩短了路径，降低了传输延时。
- 基于链置换的火灾报警双轨逻辑电路及实现方法-201810058770.X
- 孙军伟;王延峰;黄春;李吉祥;王英聪;王妍;崔光照 - 郑州轻工业学院
- 2018-01-22 - 2019-06-14 - H03K19/20
- 本发明提出了一种基于链置换的火灾报警双轨逻辑电路及实现方法，基于DNA链置换的反应机制构建了四输入的火灾报警电路系统，搭建了烟感、温感、光感、手报装置四输入的火灾报警电路操作运算的数字逻辑电路，利用双轨逻辑思想将数字逻辑电路转化成双轨逻辑电路，通过双轨逻辑电路再转化成跷跷板生化逻辑电路，最后通过Visual DSD仿真软件验证其输出结果，并分析判断是否有火情发生。本发明的电路设计是有效的，且具有很高的准确性以及灵敏度；对于大规模的智能化报警装置系统设计的运算操作提供了基本的理论基础，提高生物计算机逻辑电路的可靠性，促进了生物计算机的发展。
- 逻辑门电路-201910097432.1
- 陈忠学;何山暐;赵奂 - 康希通信科技（上海）有限公司
- 2019-01-31 - 2019-05-24 - H03K19/20
- 本发明公开了一种逻辑门电路，包括：第一类型第一phemt第一连接端和第二类型第一phemt第一连接端接工作电压，第一类型第一phemt第二连接端通过电阻连接其第三连接端，第一类型第一phemt第三连接端通过电阻分别连接第二类型第一phemt第二连接端和第二类型第二phemt第一连接端，第二类型第一phemt第三连接端和第二类型第三phemt第一连接端相连作为该逻辑门电路输出端，第二类型第二phemt第二连接端和第二类型第三phemt第二连接端相连作为该逻辑门电路输入端，第二类型第二phemt第三连接端和第二类型第三phemt第三连接端连接地。本相比现有技术，本发明的功耗更低，本发明的驱动能力更强。
- 量化逻辑之多值通用指令控制器-201711119697.4
- 胡五生 - 胡五生
- 2017-10-30 - 2019-05-07 - H03K19/20
- 量化逻辑之通用指令控制器是由申请201710023530.1所述的标记生成电路，位权量化器，分形隔离电路，模拟开关及其控制逻辑电路组成，所述的标记生成电路的位权输入端和位权量化器的位权输出端按序号进行连接，所述的标记生成电路的标记输出端分别用两个晶体管构成分形隔离电路连接，隔离电路的输出端是指令控制器的输出端，所属的位权量化器的输入端和模拟开关的受控输出端连接，模拟开关的逻辑控制端输入控制信息，模拟开关的模拟输入端做为幅权指令输入端。
- 一种串口转并口通用控制电路-201821647049.6
- 尹魁 - 四川九立微波有限公司
- 2018-10-10 - 2019-04-26 - H03K19/20
- 本实用新型公开了一种串口转并口通用控制电路，包括电源、非门、与门、8位寄存器A和8位寄存器B，所述非门的反相输出端连接与门的输入端，所述与门的输出端分别连接8位寄存器A的时钟输入端和8位寄存器B的时钟输入端，所述8位寄存器A的级联输出端连接8位寄存器B的数据输入端，提供一种串口转并口通用控制电路，其应用时使用简单的逻辑器件的搭配，实现相同的控制协议规定的控制功能，不需要额外的编程语言，降低了实现难度，应用广泛，稳定性高，可用于不需要反复调试或更改控制协议的设备，对所有的串口时序协议均适用，提供了成本低、应用简单、适用范围广的串口转并口控制方案。
- 一种三态门电路-201811224907.0
- 孙殷 - 杭州展虹科技有限公司
- 2018-10-19 - 2019-03-29 - H03K19/20
- 本发明公开了一种三态门电路。一种三态门电路包括第一PMOS管、第一NMOS管、第二NMOS管和第一反相器。本发明所需要的MOS管的数目要比现有技术的少。
- 三态门-201811263858.1
- 陶霞菲 - 杭州展虹科技有限公司
- 2018-10-28 - 2019-03-29 - H03K19/20
- 本发明公开了一种三态门。三态门包括第一NMOS管、第二NMOS管、第三NMOS管和第一反相器。本发明所需要的MOS管的数目要比现有技术的少。
- 数模集成电路-201811461496.7
- 陆远林 - 扬州佳奕金属材料有限公司
- 2018-12-02 - 2019-03-29 - H03K19/20
- 本发明涉及一种数模集成电路，数模集成电路包括：时钟模块，用于产生时钟信号；数字模块，用于根据所述时钟信号进行初始化和部分工作，并产生初始化完成信号、工作完成信号和控制信号；以及启动模块，用于根据所述初始化完成信号、所述工作完成信号、所述控制信号以及复位信号为所述时钟模块提供启动信号，并用于在所述数字模块完成初始化和部分工作前控制所述时钟信号；以及软件单元，用于在所述数字模块完成初始化和部分工作后控制所述时钟信号。其可实现时钟模块的自启动，降低了电路功耗，且提高了应用上的简洁性。
- 一种三态门-201811164498.X
- 孙殷 - 杭州展虹科技有限公司
- 2018-10-05 - 2019-03-22 - H03K19/20
- 本发明公开了一种三态门。一种三态门包括第一或非门、第一反相器、第一PMOS管和第一NMOS管。当三态门的输入端B为高电平时，输入端A为高电平或低电平时，第一PMOS管的栅极为高电平，第一NMOS管的栅极为高电平，三态门的输出端OUT为低电平；当三态门的输入端B为低电平时，输入端A为低电平时，第一PMOS管的栅极为低电平，第一NMOS管的栅极为低电平，三态门的输出端OUT为高电平；三态门的输入端B为低电平时，输入端A为高电平时，第一PMOS管的栅极为高电平，第一NMOS管的栅极为低电平，三态门的输出端OUT为高阻态。
- 一种三态门电路-201811094064.7
- 周宇坤 - 杭州宽福科技有限公司
- 2018-09-19 - 2019-03-08 - H03K19/20
- 本发明公开了一种三态门电路。一种三态门电路包括第一反相器、第二反相器、第一与非门、第三反相器、第一NMOS管和第二NMOS管。利用本发明提供的三态门电路可以减少器件，降低芯片面积。
- 一种三态门电路-201811059553.9
- 徐中干 - 杭州展虹科技有限公司
- 2018-09-12 - 2019-02-26 - H03K19/20
- 本发明公开了一种三态门电路。一种三态门电路包括第一与非门、第一反相器、第二反相器、第一NMOS管和第二NMOS管。利用本发明提供的三态门电路占芯片面积小，所需的管子少，电路简单。
- 一种应用于可逆逻辑电路的DPG门电路-201820681048.7
- 王仁平;施隆照;刘东明 - 福州大学
- 2018-05-09 - 2019-02-05 - H03K19/20
- 本实用新型涉及一种应用于可逆逻辑电路的DPG门电路，采用传输门与传输管结合的方式实现与门与异或门电路，进而实现DPG电路。本实用新型能够节省晶体管数量，减小电路面积，同时降低能耗，提高性能。
- 电容式逻辑单元-201810825494.5
- 加厄·皮隆内;扬·佩兰;艾拉特·加利苏塔诺夫;埃尔韦·法内 - 原子能与替代能源委员会
- 2018-07-25 - 2019-02-01 - H03K19/20
- 本发明涉及一种逻辑单元，包括：固定组件，其包括第一电极；移动组件，其包括第二电极；以及第三电极、第四电极和第五电极；其中：所述第一电极、第二电极、第三电极、第四电极和第五电极彼此绝缘；第一电极和第二电极对根据移动组件相对于固定组件的位置是可变的电容器进行限定；第三电极被连接到施加第一逻辑输入信号的节点；第四电极被连接到施加第二逻辑输入信号的节点；第五电极被连接到参考节点；以及第二电极相对于第一电极的位置是第一逻辑输入信号和第二逻辑输入信号的组合的函数。
- 一种用于接触网参数采集的电路结构-201821204723.3
- 严上均;肖国祥;黄伟;李然;赵强;徐平 - 成都磁海电气工程有限公司
- 2018-07-27 - 2019-01-15 - H03K19/20
- 本实用新型涉及轨道接触网检测设备技术领域，公开了一种用于接触网参数采集的电路结构。通过本实用新型创造，提供了一种可全自动采集接触网多参数的电路结构，即在不停止数据采集车的情况下，一方面可利用接触网支柱杆识别结果数据采集支路自动采集用于确定接触网支柱杆号的接触网支柱杆识别结果，另一方面可利用接触网侧面限界数据采集支路自动采集接触网倾面限界参数，并可通过输出接口电路单元进行多参数的统一输出，进而可以大大提高检测效率，并节省时间和降低人力成本，满足日益增长的铁路新线验收和既有线日常检修需求。
- 三态门电路-201810911128.1
- 孟庆生 - 杭州宽福科技有限公司
- 2018-08-10 - 2019-01-11 - H03K19/20
- 本发明公开了一种三态门电路。三态门电路包括第一反相器、第一与非门、第二反相器、第三反相器、第二与非门、第四反相器、第一NMOS管和第二NMOS管。利用本发明可以使得输出状态更稳定。
- 一种航空直流发电机控制器故障信号锁存电路-201811205370.3
- 沈健;何跃;张晓燕;张璟华;周湘秦 - 陕西航空电气有限责任公司
- 2018-10-16 - 2019-01-08 - H03K19/20
- 本发明提出一种航空直流发电机控制器故障信号锁存电路，包括三组与非门；高电平有效的故障输入信号接入第一与非门N1D的两个输入端12和13，第一与非门N1D的输出端11接第二与非门N1A的输入端2，第二与非门N1A的输出端3接后续故障输出电路以及第三与非门N1B的输入端5；第二与非门N1A的另一输入端1接第三与非门N1B的输出端4，第三与非门N1B的另一输入端6接低电平有效的复位信号。本发明易于实现，成本低且电路可靠性高，通过试验证明采用与非门搭建的锁存电路可靠稳定，表明该电路设计成本低，电路易于实现，能保证产品在温度环境下的各项试验项目。与带微处理器CPU的同类型延时电路比较，在满足锁存和输出故障信号功能情况下能减少20％到30％的器件优势。
- N管可控传输型绝热结构及其构成的一位全加器-201811154202.6
- 余峰;洪亮;李冬梅 - 上海华力集成电路制造有限公司
- 2018-09-30 - 2019-01-04 - H03K19/20
- 本发明公开了一种N管可控传输型绝热结构,包括第七MOS第一连接端、第八MOS第一连接端、第三～第六MOS第二连接端连接电源，第七MOS第三连接端、第八MOS第二连接端、第二MOS第二连接端、第四MOS第一连接端和第六MOS第三连接端连接在一起作为该结构第二输出端,第八MOS第三连接端、第七MOS第二连接端、第一MOS第二连接端、第三MOS第一连接端和第五MOS第三连接端连接在一起作为该结构第一输出端OUT,第一MOS第三连接端作为该结构第一输入端，第一MOS第一连接端连接地，第二MOS第三连接端作为该结构第二输入端，第二MOS第一连接端连接地，第三MOS第三连接端连接第五MOS第一连接端，第四MOS第三连接端连接第六MOS第一连接端。本发明还公开了一种具有所述N管可控传输型绝热结构的一位全加器。
- 专利分类
