[发明专利]集成电路芯片堆叠有效
| 申请号： | 201811038819.1 | 申请日： | 2018-09-06 |
| 公开（公告）号： | CN109494207B | 公开（公告）日： | 2022-11-08 |
| 发明（设计）人： | A·萨拉菲亚诺斯;T·奥达斯 | 申请（专利权）人： | 意法半导体(鲁塞)公司 |
| 主分类号： | H01L23/488 | 分类号： | H01L23/488;H01L21/60 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华 |
| 地址： | 法国*** | 国省代码： | 暂无信息 |
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| 摘要： | 本公开的实施例涉及集成电路芯片堆叠。一种集成电路芯片堆叠，包括主集成电路芯片和至少一个辅助集成电路芯片。主集成电路芯片包含受保护的电路部件。辅助集成电路芯片安装到主集成电路芯片的表面，并包括连接到地的金属平面，该金属平面位于与受保护的电路部件相对的位置。辅助集成电路芯片还包括至少一个隔离的导电轨道，至少一个隔离的导电轨道形成与受保护的电路部件相对的紧密图案。检测电路连接到至少一个导电轨道，并且被配置成检测至少一个隔离的导电轨道的中断。 | ||
| 搜索关键词： | 集成电路 芯片 堆叠 | ||
【主权项】：
1.一种集成电路芯片堆叠，包括：主集成电路芯片，包括受保护的电路部件；和辅助集成电路芯片，与所述主集成电路芯片的前表面和后表面中的每个表面相对地安装，其中与所述受保护的电路部件相对的每个辅助集成电路芯片的区域包括连接到地的金属平面，和被绝缘的至少一个导电轨道，形成与所述受保护的电路部件相对的紧密图案，其中在所述主集成电路芯片的层级处可到达所述至少一个导电轨道的端部。
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