[发明专利]非易失性半导体存储装置

摘要

本发明的实施方式提供一种可降低写入电压的非易失性半导体存储装置。本发明的实施方式的非易失性半导体存储装置包含：半导体衬底；第1配线层(10)，设置在半导体衬底上方，且沿着第1方向延伸；多个第2配线层(14)，设置在第1配线层(10)的上方，且沿着与第1方向交叉的第2方向延伸，沿着与第1方向及第2方向交叉且与半导体衬底垂直的第3方向排列；多个第1绝缘层，沿着第2方向延伸，且设置在多个第2配线层之间；半导体层(11)，沿着第3方向延伸，且与第1配线层(10)电连接；第2绝缘层(12)，沿着第3方向延伸，且设置在半导体层(11)与多个第2配线层(14)之间；及多个第1氧化层(23)，一方面分别与多个第2配线层相接，另一方面与第2绝缘层(12)相接，且通过对多个第2配线层施加电压而电阻值发生变化；且第1绝缘层与第2绝缘层相接。

主权项

1.一种非易失性半导体存储装置，其特征在于包括：半导体衬底；第1配线层，设置在所述半导体衬底上方，且在第1方向延伸；多个第2配线层，设置在所述第1配线层的上方，且在与所述第1方向交叉的第2方向延伸，沿着与所述第1方向及所述第2方向交叉且与所述半导体衬底垂直的第3方向排列；多个第1绝缘层，在所述第2方向延伸，且设置在所述多个第2配线层之间；半导体层，沿着所述第3方向延伸，且与所述第1配线层电连接；第2绝缘层，沿着所述第3方向延伸，且设置在所述半导体层与所述多个第2配线层之间；以及多个第1氧化层，一方面分别与所述多个第2配线层相接，另一方面与所述第2绝缘层相接，且通过对所述多个第2配线层施加电压而电阻值发生变化；且所述第1绝缘层与所述第2绝缘层相接。