[发明专利]非易失性半导体存储装置

说明书

本发明的实施方式提供一种可降低写入电压的非易失性半导体存储装置。本发明的实施方式的非易失性半导体存储装置包含：半导体衬底；第1配线层(10)，设置在半导体衬底上方，且沿着第1方向延伸；多个第2配线层(14)，设置在第1配线层(10)的上方，且沿着与第1方向交叉的第2方向延伸，沿着与第1方向及第2方向交叉且与半导体衬底垂直的第3方向排列；多个第1绝缘层，沿着第2方向延伸，且设置在多个第2配线层之间；半导体层(11)，沿着第3方向延伸，且与第1配线层(10)电连接；第2绝缘层(12)，沿着第3方向延伸，且设置在半导体层(11)与多个第2配线层(14)之间；及多个第1氧化层(23)，一方面分别与多个第2配线层相接，另一方面与第2绝缘层(12)相接，且通过对多个第2配线层施加电压而电阻值发生变化；且第1绝缘层与第2绝缘层相接。

[相关申请]

本申请享有以日本专利申请2018-46905号(申请日：2018年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种非易失性半导体存储装置。

背景技术

在非易失性半导体存储装置中有通过存储单元晶体管的阈值电压的变动而存储信息的装置。

发明内容

实施方式提供一种可降低写入电压的非易失性半导体存储装置。

实施方式的非易失性半导体存储装置包含：半导体衬底；第1配线层，设置在半导体衬底上方，且沿着第1方向延伸；多个第2配线层，设置在第1配线层的上方，且沿着与第1方向交叉的第2方向延伸，沿着与第1方向及第2方向交叉且与半导体衬底垂直的第3方向排列；多个第1绝缘层，沿着第2方向延伸，且设置在多个第2配线层之间；半导体层，沿着第3方向延伸，且与第1配线层电连接；第2绝缘层，沿着第3方向延伸，且设置在半导体层与多个第2配线层之间；及多个第1氧化层，一方面分别与多个第2配线层相接，另一方面与第2绝缘层相接，且通过对多个第2配线层施加电压而电阻值发生变化；且第1绝缘层与第2绝缘层相接。

附图说明

图1是第1实施方式的非易失性半导体存储装置的框图。

图2是第1实施方式的非易失性半导体存储装置所具备的存储单元阵列的立体图。

图3是表示第1实施方式的非易失性半导体存储装置所具备的存储单元阵列的一部分的剖视图。

图4是表示第1实施方式的非易失性半导体存储装置所具备的存储单元晶体管中的阈值电压的转变的图。

图5是第1实施方式的非易失性半导体存储装置所具备的存储串的等效电路图。

图6是第1实施方式的非易失性半导体存储装置中的擦除电压施加动作时的各配线的电压。

图7是第1实施方式的非易失性半导体存储装置中的编程动作时的各配线的电压。

图8是第1实施方式的非易失性半导体存储装置中的读出动作时的各配线的电压。

图9是表示第2实施方式的第1例的非易失性半导体存储装置所具备的存储单元阵列的一部分的剖视图。

图10是表示第2实施方式的第2例的非易失性半导体存储装置所具备的存储单元阵列的一部分的剖视图。

具体实施方式

以下，参照附图对实施方式进行说明。另外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号，只在必要时才进行重复说明。此外，以下所示的各实施方式例示用以将本实施方式的技术性思想具体化的装置或方法，实施方式的技术性思想并非将构成零件的材质、形状、构造、配置等限定于以下内容。实施方式的技术性思想可以在权利要求内施加各种变更。

1.第1实施方式