[发明专利]一种支持上注的容错存储器控制器

摘要

本发明提供一种支持上注的容错存储器控制器，基于EDAC纠检错算法，将PROM和SRAM的统一控制模式分解为数据域和校验域的独立控制模式，从而构建了支持星载微处理器程序运行和校验元上注并行执行的模式。通过采用纠检错设计结构与可独立控制的配置寄存器相结合的策略，实现了空间程序的上注，在微处理器的存储器控制器中集成了用于纠检错的EDAC编码器和解码器，采用独立控制的编程模式，本发明具有显著的可扩展性，其不局限于片外存储器的类型、容量、数量，可以扩展编程配置寄存器而支持更多数量的外接存储器，具有良好的可移植性和可复用性，构成了可复用的IP，用于SoC系统快速设计。

主权项

1.一种支持上注的容错存储器控制器，其特征在于，包括总线接口、配置寄存器、状态机、编码器与解码器、数据接口PAD_DATA和数据接口PAD_EDAC；所述总线接口挂接于微处理器芯片内部的系统总线上，通过标准的片内总线传递微处理器发出的访存操作；总线接口分别与配置寄存器、状态机、编码器与解码器交互连接；所述的标准的片内总线传递的信号包括选择使能信号、访问地址以及读写数据；当微处理器通过总线接口配置访问配置寄存器时，总线接口仅用于向配置寄存器中设置各种配置参数，所述配置参数输出至状态机、编码器和解码器，用于控制状态机访问外部存储器的时间值以及控制编码器和解码器的启动和停止；所述的外部存储器包括数据存储器PROM和数据存储器SRAM，以及校验存储器PROM_EDAC和校验存储器SRAM_EDAC；当微处理器通过总线接口访问外部存储器时，总线接口将访问读写操作发送至状态机模块；状态机用于根据读写操作以及配置寄存器的参数值，组织外部存储器的片选信号、读使能信号和写使能信号的时序；编码器用于写访问，将写数据按照EDAC算法进行编码，生成相应的校验元；解码器用于读访问，将数据存储器的数据和校验存储器中的校验元同时送入解码器，解码器按照纠错算法进行检查，纠正出发生的一位错误或检测出发生的两位错误；所述的数据接口PAD_DATA和数据接口PAD_EDAC分别连接编码器与解码器，用于将单向数据信号转换为双向数据信号与外部存储器互连。