[发明专利]具有直接分频的分数时钟分频器

摘要

本申请案涉及具有直接分频的分数时钟分频器。所揭示的实例包含分数分频器FFD电路(210)，所述FFD电路(210)包含：动态分频器(302)，其响应于输入时钟信号(CLKIN)的可调整整数NK个循环的计数而提供相移脉冲输出信号(P1、P2)；输出电路(310)，其提供具有在所述脉冲输出信号(P1、P2)的第一边缘之间的第一边缘的输出时钟信号(CLKOUT)；以及Δ‑Σ调制器DSM(320)，其通过第二脉冲输出信号(P2)来计时以接收第一预定值(α)及提供DSM输出值(mK)；以及相位累加器(326)，其接收表示所述DSM输出值(mK)和第二预定值(MP)的总和的步进输入值(SI)。所述相位累加器(326)把除数输入信号(NK)提供到所述动态分频器(302)且把相位调整值(bK)提供到所述输出电路(310)以控制所述输出时钟信号(CLKOUT)的所述第一边缘在所述脉冲输出信号(P1、P2)的所述第一边缘之间的位置。

主权项

一种分数分频器FFD电路，其包括：动态分频器电路，其计数具有输入频率的输入时钟信号的时钟边缘且响应于所述输入时钟信号的可调整整数NK个循环的计数而提供第一和第二相移脉冲输出信号，所述动态分频器电路包含：第一输出，其提供包含第一边缘和第二边缘的所述第一脉冲输出信号，所述第一脉冲输出信号的所述第一边缘跟随在所述输入时钟信号的NK个连续边缘的序列中的第N个边缘之后，第二输出，其提供包含第一边缘和第二边缘的所述第二脉冲输出信号，所述第二脉冲输出信号的所述第一边缘跟随在所述输入时钟信号的所述第N个边缘的第一边缘之后，以及控制输入，其接收表示所述可调整整数NK的除数输入信号；输出电路，其包含第一时钟输出以按第一输出频率提供具有第一和第二边缘的第一输出时钟信号，所述输出电路在所述第一脉冲输出信号的所述第一边缘与所述第二脉冲输出信号的所述第一边缘之间提供所述第一输出时钟信号的所述第一边缘；Δ‑Σ调制器DSM，其包含接收所述第二脉冲输出信号的时钟输入、接收第一预定值的第二输入以及提供DSM输出值的输出；以及相位累加器电路，其包含：输入，其接收表示所述DSM输出值和第二预定值的总和的步进输入值；第一输出，其经耦合以把所述除数输入信号提供到所述动态分频器电路的所述控制输入；以及第二输出，其把相位调整值提供到所述输出电路以导致所述输出电路控制所述第一输出时钟信号的所述第一边缘在所述第一和第二脉冲输出信号的所述第一边缘之间的位置。