[发明专利]具有直接分频的分数时钟分频器

说明书

本申请案涉及具有直接分频的分数时钟分频器。所揭示的实例包含分数分频器FFD电路(210)，所述FFD电路(210)包含：动态分频器(302)，其响应于输入时钟信号(CLKIN)的可调整整数Nsubgt;K/subgt;个循环的计数而提供相移脉冲输出信号(P1、P2)；输出电路(310)，其提供具有在所述脉冲输出信号(P1、P2)的第一边缘之间的第一边缘的输出时钟信号(CLKOUT)；以及Δ‑Σ调制器DSM(320)，其通过第二脉冲输出信号(P2)来计时以接收第一预定值(α)及提供DSM输出值(msubgt;K/subgt;)；以及相位累加器(326)，其接收表示所述DSM输出值(msubgt;K/subgt;)和第二预定值(Msubgt;P/subgt;)的总和的步进输入值(SI)。所述相位累加器(326)把除数输入信号(Nsubgt;K/subgt;)提供到所述动态分频器(302)且把相位调整值(bsubgt;K/subgt;)提供到所述输出电路(310)以控制所述输出时钟信号(CLKOUT)的所述第一边缘在所述脉冲输出信号(P1、P2)的所述第一边缘之间的位置。

技术领域

本发明涉及分频器，且更特定来说，涉及分数分频器。

背景技术

许多通信和处理装置包含根据不同所需时钟输入信号操作的电路。可行的选择将是从一个单输入参考时钟产生全部所需时钟频率的时钟树。通常，这可通过以下操作来实现：把参考时钟馈送到PLL以产生中间高频时钟信号，然后一或多个分频器划分所述高频时钟以产生低频时钟信号以供个别电路使用。一些分频器应用需要输入频率与输出频率之间的整数关系，其中分频器电路是提供1/K的分频器比率的计数器，其中K是整数。然而，新应用通常需要与输入时钟频率不具有整数关系的一或多个输出频率。某些分数分频器架构提供整数分数输出频率，例如2/3或一般J/K，其中J和K是允许实际中间频率的小整数。此外，许多应用需要时钟树解决方案，其中从一个单参考时钟产生若干输出时钟，不限制输出时钟信号的频率。例如，某些应用涉及驻留在单个装置中的不同数据接口，它们各自需要不同时钟频率。另外，除低功率消耗和就所占据面积而言的低复杂性之外，许多时钟分频器应用还需要具有非常低的相位噪声电平、低时域抖动和对不必要杂波的控制的高质量输出时钟信号。

发明内容

呈现使用直接分频以促进低时域积分抖动和受控噪声，但不具有过多功率消耗或大电路面积的单通道和多通道分数分频器。所揭示的实例包含分数分频器电路，所述分数分频器电路包含：计数器或动态分频器电路，其响应于输入时钟信号的可调整整数N_K个循环的计数而提供相移脉冲输出信号；输出电路，其提供具有边缘的输出时钟信号，所述边缘具有相对于由所述动态分频器(计数器)提供的所述输出时钟信号的输入参考相位的数字可调整相位/延迟；以及Δ-Σ调制器(DSM)，其通过所述动态分频器输出信号来计时以接收第一预定值及提供DSM输出值；以及相位累加器，其接收表示所述DSM输出值和第二预定值的总和的步进输入值。所述相位累加器把除数输入信号提供到所述动态分频器且把相位调整值提供到所述输出电路以控制所述输出时钟信号的所述第一边缘在所述脉冲输出信号的所述第一边缘之间的位置。在一个实例中，所述相位调整值被用作查找表中或其它代码映射器或校正映射器电路的索引以驱动第一和第二数/模转换器(DAC)把数字输出信号提供到相位内插器以控制所述输出信号的所述第一边缘在所述脉冲输出信号的所述第一边缘之间的位置。在某些实例中，所述相位内插器电路包含斜率调整电路以根据所述脉冲输出信号的所述边缘产生倾斜信号，且所述相位内插器电路根据第二倾斜信号产生所述输出时钟信号边缘。在某些实例中，所述输出电路包含分频器二分频器电路以按第二输出频率提供第二输出时钟信号以促进统一输出时钟工作循环。

附图说明

图1展示使用单个PLL的基于PLL的多通道分频器电路。

图2展示多通道分数分频器集成电路。

图3展示分数分频器电路。

图4是展示图3的分数分频器电路中的信号波形的信号图。

图5是展示图3的分数分频器电路中的实例相位累加器的进一步细节。