[发明专利]具有直接分频的分数时钟分频器

权利要求书

1.一种分数分频器FFD电路，其包括：

动态分频器电路，其计数具有输入频率的输入时钟信号的时钟边缘且响应于所述输入时钟信号的可调整整数N_K个循环的计数而提供相移的第一和第二脉冲输出信号，所述动态分频器电路包含：

第一输出，其提供包含第一边缘和第二边缘的所述第一脉冲输出信号，所述第一脉冲输出信号的所述第一边缘跟随在所述输入时钟信号的N_K个连续边缘的序列中的第N个边缘之后，

第二输出，其提供包含第一边缘和第二边缘的所述第二脉冲输出信号，所述第二脉冲输出信号的所述第一边缘跟随在所述输入时钟信号的所述第N个边缘的第一边缘之后，以及

控制输入，其接收表示所述可调整整数N_K的除数输入信号；

输出电路，其包含第一时钟输出以按第一输出频率提供具有第一和第二边缘的第一输出时钟信号，所述输出电路在所述第一脉冲输出信号的所述第一边缘与所述第二脉冲输出信号的所述第一边缘之间提供所述第一输出时钟信号的所述第一边缘；Δ-Σ调制器DSM，其包含接收所述第二脉冲输出信号的时钟输入、接收第一预定值的第二输入以及提供DSM输出值的输出；以及

相位累加器电路，其包含：输入，其接收表示所述DSM输出值和第二预定值的总和的步进输入值；第一输出，其经耦合以把所述除数输入信号提供到所述动态分频器电路的所述控制输入；以及第二输出，其把相位调整值提供到所述输出电路以导致所述输出电路控制所述第一输出时钟信号的所述第一边缘在所述第一和第二脉冲输出信号的所述第一边缘之间的位置。

2.根据权利要求1所述的FFD电路，其中所述输出电路包括：

代码映射电路，其根据所述相位调整值提供第一和第二多位输出值；

相位内插器电路，其耦合到所述动态分频器电路以接收所述第一和第二脉冲输出信号，所述相位内插器电路包含输出以提供所述第一输出时钟信号，所述相位内插器电路经操作以根据由所述代码映射电路提供的数字代码来控制所述第一输出时钟信号的所述第一边缘在所述第一和第二脉冲输出信号的所述第一边缘之间的所述位置。

3.根据权利要求2所述的FFD电路，其中所述相位内插器电路具有固定延迟，且其中所述第一输出时钟信号的上升边缘可经调整且不定位在所述第一和第二脉冲输出信号的上升边缘之间。

4.根据权利要求3所述的FFD电路，其中所述相位内插器电路仅根据所述第一脉冲输出信号操作为数字/时间转换器以根据来自所述代码映射电路的所述数字代码产生具有可调整时间延迟的所述第一输出时钟信号的所述上升边缘。

5.根据权利要求2所述的FFD电路，其中所述输出电路包含整数分频器电路以从所述相位内插器电路接收输出信号，所述整数分频器电路包含第二输出以按小于所述第一输出频率的第二输出频率提供第二输出时钟信号。

6.根据权利要求2所述的FFD电路，

其中所述相位累加器电路包含步进累加器电路，所述步进累加器电路包含：

时钟输入，其接收所述第二脉冲输出信号，

输入，其接收所述步进输入值，

第一步进累加器输出，其提供向前进位值，以及

第二步进累加器输出，其把所述相位调整值提供到所述输出电路；且

其中所述相位累加器电路的所述第一输出根据来自所述第一步进累加器输出的所述向前进位值和第三预定值的总和而把所述除数输入信号提供到所述动态分频器电路的所述控制输入。

7.根据权利要求6所述的FFD电路，其中所述第一预定值、所述第二预定值和所述第三预定值可经配置。

8.根据权利要求1所述的FFD电路，其中所述动态分频器电路操作为边缘计数器以仅计数所述输入时钟信号的上升边缘或仅计数所述输入时钟信号的下降边缘或计数所述输入时钟信号的所有所述上升和下降边缘。

9.根据权利要求1所述的FFD电路，其中所述第一预定值和所述第二预定值可经配置。