[发明专利]一种可灵活时分复用的脉冲神经元实现架构

摘要

本发明公开了一种可灵活时分复用的脉冲神经元实现架构。该架构由神经元计算单元、神经元状态存储器和环形存储器构成。神经元计算单元通过时分复用技术由多个神经元共享，在不同时刻实现不同神经元的状态更新，提供硬件资源的利用率；每一个神经元均包含一个状态存储器，用于神经元当前时刻的状态存储；环形存储器用于实现神经元的突触，支持连接权重和延迟两维信息的表示，环形存储器的单元数目决定了神经元连接权重的进度。该架构支持神经元状态存储器与突触环形存储器之间的分享，当所需延迟种类较少时，突触存储器可以被重用为神经元状态存储器，在同样硬件资源条件下，显著扩大神经元规模。

主权项

1.一种可灵活时分复用的脉冲神经元实现架构，包括神经元状态寄存器、神经元突触单元和神经元计算单元，其中神经元计算单元可由多个神经元共享；神经元突触单元采用环形存储器架构实现，环形存储器中各单元用于保存突触接收到的不同延时的脉冲权重之和，环形存储器中各单元循环表示不同延时，通过该环形存储器和神经元状态寄存器之间存储器资源共享，满足不同神经元数目和神经元突触单元延迟的需求；/n该脉冲神经元实现架构利用时分复用技术，一定数目的神经元共享一个神经元计算单元；在一个状态更新周期中，神经元计算单元按固定的顺序更新各神经元的状态，从对应的神经元状态寄存器和神经元突触单元中分别取出该神经元的当前状态和脉冲权重，计算得到新的神经元状态并保存回神经元状态寄存器，接着进行下一个神经元的状态更新，直到所有共享该神经元计算单元的神经元完成更新；/n在神经元 计算单元对神经元N进行状态更新时，神经元N所对应的环形存储器中所表示的延时为零的存储单元的权值被神经元计算单元取出用于神经元状态的更新，并将该存储单元中的数据清零用于保存最长延迟的脉冲权重，其余存储单元的延迟整体减一个时间单位；在神经元状态更新后，若神经元连接权重为W₁的突触和连接权重为W₂的突触又接收到延迟分别为N和M的神经元脉冲时，对应延迟为N的环形存储器单元中的原数据被读回，累加权重W₁后写回原单元；对应延迟为M的环形存储器单元中的原数据被读回，累加权重W₂后写回原单元；未收到对应延迟的环形存储器单元中的数据保持不变。/n