[发明专利]半导体元件的制作方法有效
| 申请号： | 201611242446.0 | 申请日： | 2016-12-29 |
| 公开（公告）号： | CN108269758B | 公开（公告）日： | 2019-08-23 |
| 发明（设计）人： | 何建廷;邹世芳;吴俊元;冯立伟;林裕杰;王嫈乔;蔡综颖 | 申请（专利权）人： | 联华电子股份有限公司;福建省晋华集成电路有限公司 |
| 主分类号： | H01L21/768 | 分类号： | H01L21/768;H01L27/11517;H01L27/11563 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 陈小雯 |
| 地址： | 中国台*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明公开一种半导体元件的制作方法，其步骤包含：提供一基底，其上具有一存储区域以及一逻辑区域、在该存储区域以及该逻辑区域中分别形成位线以及逻辑栅极，其中位线之间界定有存储节点区域、在该位线的侧壁上形成一第一低介电系数材料层；在位线之间的存储节点区域中形成掺杂硅层，其中该掺杂硅层的顶面低于位线的顶面、在存储节点区域的侧壁上形成一第二低介电系数材料层、以及在该存储区域的存储节点区域中填入金属插塞。 | ||
| 搜索关键词： | 存储节点 位线 存储区域 半导体元件 掺杂硅层 逻辑区域 系数材料 侧壁 低介 顶面 金属插塞 逻辑栅极 在位线 基底 界定 填入 制作 | ||
【主权项】：
1.一种半导体元件的制作方法，包含：提供一基底，该基底具有存储区域以及逻辑区域；在该存储区域以及该逻辑区域中分别形成位线以及逻辑栅极，其中该位线之间界定有存储节点区域；在形成所述位线之后，在该位线的侧壁上形成一第一低介电系数材料层；在该位线之间的该存储节点区域中形成掺杂硅层，其中该掺杂硅层的顶面低于该位线的顶面；在该存储节点区域的侧壁上形成一第二低介电系数材料层；在该存储区域的该存储节点区域中填入接触插塞。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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