[发明专利]一种3D全局像元结构及其制备方法

摘要

本发明公开了一种3D全局像元结构及其制备方法，包括在第一硅衬底层上制作的光电信号产生电路单元和在第二硅衬底层上制作的信号存储电容单元，光电信号产生电路单元与信号存储电容单元在竖直方向上排布，并通过通孔、金属连线与接触孔之间的连接来实现光电信号产生电路单元与信号存储电容单元的互连；本发明通过采用背照工艺和3D堆叠结构，在不同层面制作立体单元结构，可以实现光电信号产生电路单元与信号存储电容单元的垂直互连，从而不仅提高了外界与感光二极管之间的光通路，改善了信号存储电容的光隔离度，而且减小了像素单元所占用的芯片面积。

主权项

1.一种3D全局像元结构，至少包括光电信号产生电路单元与信号存储电容单元，其特征在于，所述光电信号产生电路单元与信号存储电容单元在竖直方向上排布；所述光电信号产生电路单元设置于第一硅衬底层上，其包括：所述第一硅衬底层背面从上往下依次设置的微透镜、色彩过滤层和抗反射涂层；所述第一硅衬底层正面从上往下依次设置的感光二极管及其一侧的信号读出电路单元、第一电介质层、第一后道金属层、第二电介质层，以及位于所述感光二极管周边填充有电介质的隔离槽；所述信号读出电路单元设有为MOSFET器件的电平复位开关管、信号传输管、第一源跟随器、预充电管、第一至第四存储控制开关管、第二源跟随器及行选输出管，各MOSFET器件通过第一电介质层与第一后道金属层实现隔离，并通过位于第一电介质层的第一接触孔与第一后道金属层实现互连；所述信号存储电容单元设置于第二硅衬底层上，其包括：所述第二硅衬底层背面从上往下依次设置的光遮蔽层、第三电介质层，光遮蔽层连接第二电介质层；所述第二硅衬底层正面从上往下依次设置的MOSFET电容、第四电介质层、第二后道金属层；所述MOSFET电容包括第一、第二采样电容，所述第一、第二采样电容通过第四电介质层与第二后道金属层实现隔离，并通过位于第四电介质层的第二接触孔与第二后道金属层实现互连；贯通所述第二硅衬底层设置的垂直第一、第二通孔，所述第一、第二通孔的上端穿过第二电介质层连接第一后道金属层、下端连接第二后道金属层，所述第一、第二通孔内沉积有金属；所述第一存储控制开关管的源极与第一采样电容的栅极之间通过第一通孔实现互连，所述第二存储控制开关管的源极与第二采样电容的栅极之间通过第二通孔实现互连；其中，所述电平复位开关管的漏极接复位电压、栅极接像素单元的第一输入端RX、源极接信号传输管的源极，信号传输管的漏极与感光二极管的阴极相连、栅极与像素单元的第二输入端TG相连，第一源跟随器的漏极接电源电压、源极与预充电管的漏极相连，预充电管的源极接地、栅极接像素单元的第三输入端PC，第一源跟随器的源极以及预充电管的漏极与第一、第二存储控制开关管的漏极相连，第一存储控制开关管的源极与第一采样电容的栅极以及第三存储控制开关管的漏极相连，第二存储控制开关管的源极与第二采样电容的栅极以及第四存储控制开关管的漏极相连，第三、第四存储控制开关管的源极与第二源跟随器的栅极相连，第二源跟随器的源极与行选输出管的漏极相连，第一至第四存储控制开关管的栅极分别接像素单元的第四至第七输入端S1至S4，第二源跟随器的漏极与电源电压相连，行选输出管的栅极接像素单元的第八输入端RS，行选输出管的源极作为整个像素单元的输出端，第一、第二采样电容的源极、漏极、体接地。