[发明专利]层叠体、导电性图案、电子电路及层叠体的制造方法在审
| 申请号： | 201480049643.3 | 申请日： | 2014-09-04 |
| 公开（公告）号： | CN105517788A | 公开（公告）日： | 2016-04-20 |
| 发明（设计）人： | 富士川亘;白发润;村川昭;齐藤公惠 | 申请（专利权）人： | DIC株式会社 |
| 主分类号： | B32B1/06 | 分类号： | B32B1/06;B32B5/18;B32B15/08;C25D7/00;H05K3/24;H05K3/38 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 葛凡 |
| 地址： | 日本国*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供一种层叠体，是在支撑体(A)上形成有多孔状的金属层(B)、在所述金属层(B)上形成有金属层(C)的层叠体，在存在于所述金属层(B)中的空隙中填充有构成金属层(C)的金属，并提供该层叠体的制造方法。另外，还提供使用了该层叠体的导电性图案、电子电路。本发明的层叠体是在支撑体上形成了2种金属层的层叠体，而该2种金属层间的密合性极为优异。 | ||
| 搜索关键词： | 层叠 导电性 图案 电子电路 制造 方法 | ||
【主权项】：
一种层叠体，其特征在于，是在支撑体(A)上形成有多孔状的金属层(B)、且在所述金属层(B)上形成有金属层(C)的层叠体，在存在于所述金属层(B)中的空隙中填充有构成金属层(C)的金属。
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