[发明专利]闪存的位线选择管电路有效
| 申请号： | 201310299177.1 | 申请日： | 2013-07-16 |
| 公开（公告）号： | CN104299651B | 公开（公告）日： | 2017-06-06 |
| 发明（设计）人： | 刘芳芳;赵艳丽;沈文超 | 申请（专利权）人： | 上海华虹宏力半导体制造有限公司 |
| 主分类号： | G11C16/24 | 分类号： | G11C16/24 |
| 代理公司： | 上海浦一知识产权代理有限公司31211 | 代理人： | 丁纪铁 |
| 地址： | 201203 上海市浦东*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种闪存的位线选择管电路，包括第一PMOS管，第二NMOS管，第三NMOS管，第四NMOS管；第一PMOS管的源极接电源电压，第一PMOS管的漏极接第二NMOS管的漏极，第二NMOS管的源极、第三NMOS管的栅极和第四NMOS管的漏极连接在一起，第四NMOS管的源极接地，第一PMOS管和第四NMOS管的栅极都接位线选择信号，第二NMOS管的栅极连接电源电压；第三NMOS管的漏极连接位线电压源，源极连接位线。本发明使得闪存在读操作时不用启动电荷泵就能在位线的传输管栅极上产生一个比电源电压高的电压，节省了电荷泵这部分的功耗，让闪存能够满足非接触应用下的读功耗要求。 | ||
| 搜索关键词： | 闪存 选择 电路 | ||
【主权项】：
一种闪存的位线选择管电路，位线选择管电路为闪存的存储单元的位线提供电压，其特征在于，所述位线选择管电路包括：第一PMOS管，第二NMOS管，第三NMOS管，第四NMOS管；所述第一PMOS管的源极接电源电压，所述第一PMOS管的漏极接所述第二NMOS管的漏极，所述第二NMOS管的源极、所述第三NMOS管的栅极和所述第四NMOS管的漏极连接在一起，所述第四NMOS管的源极接地，所述第一PMOS管和所述第四NMOS管的栅极都接位线选择信号，所述第二NMOS管的栅极连接所述电源电压；所述第三NMOS管为位线电压传输管，所述第三NMOS管的漏极连接位线电压源，所述第三NMOS管的源极连接所述闪存的存储单元的位线，所述第三NMOS管接通时从所述位线电压源将位线电压传输到所述位线；所述第三NMOS管的耐压能力高于所述闪存的存储单元在擦或写操作时加在所述位线上的电压，所述第一PMOS管、所述第三NMOS管和所述第四NMOS管的阈值电压的绝对值大于0.8V，所述第二NMOS管的阈值电压的绝对值小于0.7V；在所述闪存的存储单元的读操作时，所述位线电压源提供读电压，所述位线选择信号为低电平时，所述第一PMOS管导通，所述第四NMOS管断开，所述第三NMOS管的栅极连接到所述电源电压，所述第三NMOS管的栅极电压由所述电源电压加上栅漏耦合电压决定，所述栅漏耦合电压为所述位线电压源通过所述第三NMOS管的栅漏电容耦合到所述第三NMOS管的栅极的电压，所述第三NMOS管的栅极电压大于所述读电压加上所述第三NMOS管的阈值电压时所述第三NMOS管将所述读电压传输到所述位线。
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- 本发明提供一种半导体存储装置，包括存储块，所述存储块包括存储串，存储串具有耦接在源极线与各个位线之间的各个沟道层；操作电路组，所述操作电路组被配置成向沟道层供应热空穴，并且对存储串的存储器单元执行擦除操作；擦除操作判定电路，所述擦除操作判定电路被配置成当至少目标数量的热空穴被供应至沟道层中的第一沟道层时产生块擦除使能信号；以及控制电路，所述控制电路被配置成响应于块擦除使能信号来执行擦除操作。
- 非易失性半导体器件-201210115758.0
- 崔大一;朴进寿;李在浩;刘炳晟 - 海力士半导体有限公司
- 2012-04-19 - 2017-03-01 - G11C16/24
- 一种非易失性存储器器件包括多个全局字线；电压泵，配置为生成具有不同电压电平的多个电压；控制单元，配置为响应于输入行地址而将多个全局字线划分成第一组和第二组，并生成控制信号；第一选择单元，配置为输出要施加到第一组的全局字线的至少两个不同电压；第二选择单元，配置为输出要施加到第二组的全局字线的电压；以及第三选择单元，配置为向第一组的全局字线施加第一选择单元的输出电压并向第二组的全局字线施加第二选择单元的输出电压。
- 专利分类
