[发明专利]FPGA中实现3/4速率(2,1,7)卷积编码的方法无效
| 申请号： | 201210235434.0 | 申请日： | 2012-07-09 |
| 公开（公告）号： | CN103546169A | 公开（公告）日： | 2014-01-29 |
| 发明（设计）人： | 吴伟林;张代红;肖跃先;杜晓天 | 申请（专利权）人： | 成都林海电子有限责任公司 |
| 主分类号： | H03M13/23 | 分类号： | H03M13/23 |
| 代理公司： | 四川力久律师事务所 51221 | 代理人： | 林辉轮;王芸 |
| 地址： | 611731 四川*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明公开了一种FPGA中实现3/4速率(2,1,7)卷积编码的方法，该方法通过卷积编码电路和打孔电路实现，将待编码码元输入(2,1,7)卷积编码电路，经卷积编码后输出编码后的IQ信息，然后将所述编码后的IQ信息输入到打孔电路，打孔电路对所述编码后的IQ信息进行固定信息位的删除，得到3/4速率的编码；所述打孔电路中设置有两个时钟，其中一个为标参时钟，另一个为卷积码的编码时钟，所述编码时钟为标参时钟速率的3/4，本发明打孔电路中设计有两个独立的计数器，分别对输入数据计数和对输出的数据计数，当这连个计数器的值相等时,数据完全输出,当输入大于输出时,输出指示有效,否则输出指示数据无效。 | ||
| 搜索关键词： | fpga 实现 速率 卷积 编码 方法 | ||
【主权项】：
FPGA中实现3/4速率(2,1,7)卷积编码的方法，其特征在于，包括：将待编码码元输入(2,1,7) 卷积编码电路，经卷积编码后输出编码后的IQ信息，其中所述(2,1,7) 卷积编码电路的编码效率为1/2；将所述编码后的IQ信息输入到打孔电路，打孔电路对所述编码后的IQ信息进行固定信息位的删除，得到3/4速率的编码；所述打孔电路中设置有两个时钟，其中一个为标参时钟，另一个为卷积码的编码时钟，所述编码时钟为标参时钟速率的3/4。
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