[发明专利]FPGA中实现3/4速率(2,1,7)卷积编码的方法

说明书

技术领域

本发明涉及数字无线通信领域，尤其涉及FPGA中实现3/4速率(2,1,7)卷积编码的方法。

背景技术

软件无线电数技术结合FPGA的实际应用，使得各种算法能在FPGA中实现，数字信号在传输中往往由于各种原因，使得在传送的数据流中产生误码，从而使接收端产生如图像跳跃、不连续、出现马赛克等现象。所以通过信道编码这一环节，对数码流进行相应的处理，使系统具有一定的纠错能力和抗干扰能力，可极大地避免码流传送中误码的发生。误码的处理技术有纠错、交织、线性内插等。 

卷积编码属于纠错编码技术中的一种常用的信道编码，卷积码编码器的特征为在一段时间内输出的n位码，不仅与本段时间内的k位信息位有关，而且还与前面m段规定时间内的信息位有关，这里的m＝N-1，通常用（n，k，m）表示卷积码。信道编码的本质是增加通信的可靠性。但信道编码会使有用的信息数据传输减少，信道编码的过程是在数据源码中加插一些码元或者对数据源通过特定的算法加工过，从而达到在接收端进行判错和纠错的目的。信道编码在降低误码率的同时，损失的是数据编码效率.编码效率简单的说就是原始信息码元数比编码后的码元数。

要实现3/4速率卷积编码, 需要3个时钟周期输入3个码，且以串行的方式输出4个码，需要4个时钟周期，所以存在时钟速率不匹配的问题，速率不匹配可以通过足够长的缓存来解决，然而在串行通信中，大缓存显然不切实际。

发明内容

本发明的目的是提供一种FPGA中实现3/4速率(2,1,7)卷积编码的方法，解决现有编码实现3/4速率存在时钟速率不匹配的问题。

为了实现上述发明目的，本发明提供了一种FPGA中实现3/4速率(2,1,7)卷积编码的方法，包括：将待编码码元输入(2,1,7) 卷积编码电路，经卷积编码后输出编码后的IQ信息，其中所述(2,1,7) 卷积编码电路的编码效率为1/2；将所述编码后的IQ信息输入到打孔电路，打孔电路对所述编码后的IQ信息进行固定信息位的删除，得到3/4速率的编码；所述打孔电路中设置有两个时钟，其中一个为标参时钟，另一个为卷积码的编码时钟，所述编码时钟为标参时钟速率的3/4。

其中，所述将待编码码元输入(2,1,7) 卷积编码电路，经卷积编码后输出编码后的IQ信息，进一步包括：将待编码码元输入到卷积编码电路中的7级移位寄存器中，输出并行的I路和Q路两路信息；将输出的I路和Q路信息按照K=7的表达式系数 1001111和1101101进行异或，得到编码后的IQ信息。

其中，所述编码后的IQ信息输入到打孔电路后，进入移位寄存器进行并串转换，同时以所述编码时钟为控制节拍的状态计数器开始运行，每输入一组数据计数器加１，状态计数器计数的最大值为3；当输入3组数据，所述状态计数器复位。

优选的，所述打孔电路中包含有两个独立的计数器，一个为对输入的码元作统计的输入计数器，所述输入计数器根据状态计数器的状态进行累加计数；另一个为对输出的码元作统计的输出计数器，所述输出计数器以标参时钟作为控制节拍；当输入计数器和输出计数器的值相等时，数据完全输出；当输入大于输出时，输出指示有效，否则输出指示数据无效。

其中，所述编码后的IQ信息输入到打孔电路后，打孔电路依据设定模板，在内部寄存器中删掉多余的码元，然后输出到输出寄存器中；从输出寄存器中输出１位，所述输出计数器加１。所述设定模板采用固定模板＂11,01,10＂。

与现有技术相比，本发明具有如下有益效果：

1、本发明采用卷积编码电路结合打孔电路，实现了3/4速率(2,1,7)卷积编码；

2、由两个独立的计数器分别对输入数据计数和对输出的数据计数，当这连个计数器的值相等时，数据完全输出，当输入大于输出时,输出指示有效,否则输出指示数据无效。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图：

图1为本发明实施例中卷积编码电路结构示意图；

图2为本发明实施例中打孔电路结构示意图。

具体实施方式