[发明专利]FPGA中实现3/4速率(2,1,7)卷积编码的方法

权利要求书

1.FPGA中实现3/4速率(2,1,7)卷积编码的方法，其特征在于，包括：

将待编码码元输入(2,1,7) 卷积编码电路，经卷积编码后输出编码后的IQ信息，其中所述(2,1,7) 卷积编码电路的编码效率为1/2；

将所述编码后的IQ信息输入到打孔电路，打孔电路对所述编码后的IQ信息进行固定信息位的删除，得到3/4速率的编码；所述打孔电路中设置有两个时钟，其中一个为标参时钟，另一个为卷积码的编码时钟，所述编码时钟为标参时钟速率的3/4。

2.如权利要求1所述的方法，其特征在于，所述将待编码码元输入(2,1,7) 卷积编码电路，经卷积编码后输出编码后的IQ信息，进一步包括：

将待编码码元输入到卷积编码电路中的7级移位寄存器中，输出并行的I路和Q路两路信息；将输出的I路和Q路信息按照K=7的表达式系数 1001111和1101101进行异或，得到编码后的IQ信息。

3.如权利要求2所述的方法，其特征在于，所述编码后的IQ信息输入到打孔电路后，进入移位寄存器进行并串转换，同时以所述编码时钟为控制节拍的状态计数器开始运行，每输入一组数据计数器加１，状态计数器计数的最大值为3；当输入3组数据，所述状态计数器复位。

4.如权利要求1至3中任一项所述的方法，其特征在于，所述打孔电路中包含有两个独立的计数器，一个为对输入的码元作统计的输入计数器，所述输入计数器根据状态计数器的状态进行累加计数；另一个为对输出的码元作统计的输出计数器，所述输出计数器以标参时钟作为控制节拍；

当输入计数器和输出计数器的值相等时，数据完全输出；当输入大于输出时，输出指示有效，否则输出指示数据无效。

5.如权利要求4所述的方法，其特征在于，所述编码后的IQ信息输入到打孔电路后，打孔电路依据设定模板，在内部寄存器中删掉多余的码元，然后输出到输出寄存器中；从输出寄存器中输出１位，所述输出计数器加１。

6.如权利要求5所述的方法，其特征在于，所述设定模板采用固定模板＂11,01,10＂。