[发明专利]陷阱电荷俘获型快闪存储器阵列结构及其操作方法

摘要

本发明提供一种陷阱电荷俘获型快闪存储器阵列结构，包括：衬底以及形成在衬底上的二维存储器阵列结构。其中，二维存储器阵列结构包括：沿第一方向的多个并行排列的存储单元列，每个存储单元列包括多个存储单元，每个存储单元为硅-氧化层-氮化硅-氧化层-硅型SONOS存储器，相邻存储单元之间相互隔离；沿第二方向的多条并行排列的字线，和存储单元的栅极层相连接；沿第二方向的一条源线，将所有存储单元的源端相连接；沿第一方向的多条并行排列的位线，和存储单元的漏端相连接。该阵列结构运用于独立式NOR FLASH，可以简化外围电路，提高擦除速度；运用于嵌入式NOR FLASH，可以避免过擦除引起的漏电和读取错误问题，降低电路功耗，同时提高存储密度。

主权项

一种陷阱电荷俘获型快闪存储器阵列结构，包括：衬底以及形成在所述衬底上的二维存储器阵列结构，其中，所述二维存储器阵列结构包括：沿第一方向的多个并行排列的存储单元列，每个所述存储单元列包括多个存储单元，每个所述存储单元为硅‑氧化层‑氮化硅‑氧化层‑硅型存储器，它包含：位于所述衬底上的沟道区，位于所述沟道区之上的由隧穿氧化层、氮化硅层、阻挡氧化层及多晶硅栅极层依次排列形成的栅结构，以及位于所述栅结构第一边缘处所述衬底中的源端和位于所述栅结构第二边缘处所述衬底中的漏端，相邻所述存储单元之间相互隔离；沿第二方向的多条并行排列的字线，和所述存储单元的栅极层相连接；沿所述第二方向的一条源线，将所有所述存储单元的源端连接；沿所述第一方向的多条并行排列的位线，分别与每个所述存储单元列相匹配，并与所述字线、源线交叉排列，和所述存储单元的漏端相连接。