[发明专利]陷阱电荷俘获型快闪存储器阵列结构及其操作方法

权利要求书

1.一种陷阱电荷俘获型快闪存储器阵列结构，包括：衬底以及形成在所述衬底上的二维存储器阵列结构，其中，所述二维存储器阵列结构包括：

沿第一方向的多个并行排列的存储单元列，每个所述存储单元列包括多个存储单元，每个所述存储单元为硅-氧化层-氮化硅-氧化层-硅型存储器，它包含：位于所述衬底上的沟道区，位于所述沟道区之上的由隧穿氧化层、氮化硅层、阻挡氧化层及多晶硅栅极层依次排列形成的栅结构，以及位于所述栅结构第一边缘处所述衬底中的源端和位于所述栅结构第二边缘处所述衬底中的漏端，相邻所述存储单元之间相互隔离；

沿第二方向的多条并行排列的字线，和所述存储单元的栅极层相连接；

沿所述第二方向的一条源线，将所有所述存储单元的源端连接；

沿所述第一方向的多条并行排列的位线，分别与每个所述存储单元列相匹配，并与所述字线、源线交叉排列，和所述存储单元的漏端相连接。

2.如权利要求1所述的陷阱电荷俘获型快闪存储器阵列结构，其特征在于，每个所述存储单元包含两位信息，其中一位为存储位，另一位为选择位。

3.如权利要求1所述的陷阱电荷俘获型快闪存储器阵列结构，其特征在于，所述存储单元列中的相邻两个所述存储单元反向串联，以使相邻两个所述存储单元的源端连接在所述源线上，或者相邻两个所述存储单元的漏端连接在同一条位线上。

4.如权利要求1所述的陷阱电荷俘获型快闪存储器阵列结构，其特征在于，所述衬底为p型半导体衬底，所述存储单元的结构包括形成在所述p型半导体衬底上的p阱和形成在所述p阱上的所述沟道区，所述沟道区为非均匀掺杂，水平方向掺杂情况为p+/n-/p+，或者p+/p-/p+，或者p+/耗尽区/p+。

5.一种如权利要求1-4中任一项所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，包括读取、编程以及擦除操作。

6.如权利要求5所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述读取操作包括：

所述存储器的衬底接地；

对连接到选中存储单元的选中位线施加正的第一读取电压，对其余未选中位线施加正的第三读取电压；

对连接到选中存储单元的选中字线施加正的第二读取电压，其余未选中字线接地；

对所述源线施加所述第三读取电压。

7.如权利要求6所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述第一读取电压为0V至2V。

8.如权利要求6所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述第二读取电压为2V至6V。

9.如权利要求6所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述第二读取电压为2V至8V。

10.如权利要求6所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，保持所述第三读取电压不变，提高所述第一读取电压，以减小对选中存储单元的读取干扰。

11.如权利要求5所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述编程操作包括：

所述存储器的衬底接地；

对连接到选中存储单元的选中位线施加正偏电压，其余未选中位线接地；

对连接到选中存储单元的选中字线施加负偏电压，其余未选中字线接地；

所述源线浮空或接地。

12.如权利要求11所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述正偏电压为2V至6V。

13.如权利要求11所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述负偏电压为-4V至-15V。

14.如权利要求5所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述擦除操作包括：

所述存储器的衬底接地；

对所有所述字线施加正的第一擦除电压；

所有的所述位线以及所述源线浮空或接地。

15.如权利要求14所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述第一擦除电压为5V至20V。

16.如权利要求5所述的陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，所述擦除操作包括：

对所有所述字线施加正的第二擦除电压；

对所述存储器的衬底以及所有所述位线施加与所述第二擦除电压相等的负的第三擦除电压；

所述源线浮空。