[发明专利]陷阱电荷俘获型快闪存储器阵列结构及其操作方法

说明书

技术领域

本发明涉及非挥发存储器技术领域，特别涉及一种陷阱电荷俘获型的快闪存储器阵列结构及其操作方法。

背景技术

快闪(FLASH)存储器具有存储数据掉电后仍然不会丢失的特点，特别适用于移动通讯和计算机存储部件等领域。

传统的NOR FLASH阵列是单管并行架构，如图1所示。擦除以块为单位进行。受工艺和操作条件等多种因素影响，擦除操作会导致一定比例的单元产生过擦除，过擦除单元的阈值电压为负，即擦除过量。如图1所示，在对A单元进行读取时，若B单元存在过擦除，其阈值电压为负值，会产生漏电，使位线BL1上的电流为A、B两个单元所共有，从而引起读取错误和冗余功耗。独立式NOR FLASH一般是引入复杂的算法解决过擦除的问题，例如：在擦除之后，进行擦除验证；如果存在过擦除的单元，则对整个块再进行软编程操作，将阈值电压用一个低电压编程到零以上。如此反复的进行验证与软编程，直至过擦除单元的比例满足要求。这样复杂的算法，增加了外围控制电路的复杂度。

对于eNOR(嵌入式NOR)FLASH，显然上面的方法并不适合，会大大增加整个系统的复杂性。因此，对于eNOR FLASH一般采取双管并行架构解决过擦除问题。如图2所示，通过在每个存储单元的源端设置一个MOSFET(金属氧化物半导体场效应晶体管)控制该存储单元是否被选择。这样即使擦除后，B单元产生了过擦除的现象，在对A单元进行读取时，由于与B单元串联的选择管B’是关断的，故不会漏电影响位线BL1的电流。这种方法可以简化外围控制电路，但是由于采用双管结构，导致存储密度大大降低。

因此，需要一种低功耗、高密度、外围控制电路简单的NOR FLASH阵列的非挥发存储器。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别是解决现有的NOR FLASH阵列的非挥发存储器功耗高、存储密度低、外围控制电路复杂的问题。

为达到上述目的，本发明一方面提出一种陷阱电荷俘获型快闪存储器阵列结构，包括：衬底以及形成在所述衬底上的二维存储器阵列结构。其中，所述二维存储器阵列结构包括：沿第一方向的多个并行排列的存储单元列，每个所述存储单元列包括多个存储单元，每个所述存储单元为硅-氧化层-氮化硅-氧化层-硅型SONOS存储器，它包含：位于所述衬底上的沟道区，位于所述沟道区之上的由隧穿氧化层、氮化硅层、阻挡氧化层及多晶硅栅极层依次排列形成的栅结构，以及位于所述栅结构第一边缘处所述衬底中的源端和位于所述栅结构第二边缘处所述衬底中的漏端，相邻所述存储单元之间相互隔离；沿第二向的多条并行排列的字线，和所述存储单元的栅极层相连接；沿第二方向的一条源线，将所有所述存储单元的源端连接；沿第一方向的多条并行排列的位线，分别与每个所述存储单元列相匹配，并与所述字线、源线交叉排列，和所述存储单元的漏端相连接。

在本发明实施例中，所述陷阱电荷俘获型快闪存储器阵列结构的存储单元列中的相邻两个所述存储单元反向串联，以使相邻两个所述存储单元的源端连接在所述源线上，或者相邻两个所述存储单元的漏端连接在同一条位线上，以提高空间利用率。

在本发明实施例中，所述陷阱电荷俘获型快闪存储器阵列结构的衬底可以为p型半导体衬底，所述存储单元的结构包括形成在所述p型半导体衬底上的p阱和形成在所述p阱上的所述沟道区，所述沟道区为非均匀掺杂，水平方向掺杂情况为p+/n-/p+，或者p+/p-/p+，或者p+/耗尽区/p+。具有该结构的单个存储单元可以存储两位信息，分别存储于存储单元的源端和漏端附近的存储媒介中，其中一位作为存储位，另一位作为选择位。即每个存储单元从功能上可以等效为一个存储管加一个选择管，该存储管和选择管是由一个栅控制的，即二者是在一个管(SONOS存储器)中实现的，故由这种SONOS存储器构成的NOR FLASH阵列称为单管并行架构。该架构既可以提高存储密度，又可以避免过擦除带来的问题，简化外围控制电路。

本发明另一方面还提出了陷阱电荷俘获型快闪存储器阵列的操作方法，其特征在于，包括读取、编程以及擦除操作。

在本发明实施例中，所述读取操作包括：所述存储器的衬底接地；对连接到选中存储单元的选中位线施加正的第一读取电压，所述第一读取电压优选为0V至2V)，对其余未选中位线施加正的第三读取电压，所述第三读取电压优选为2V至8V；对连接到选中存储单元的选中字线施加正的第二读取电压，第二读取电压优选为2V至6V)，其余未选中字线接地；对所述源线施加所述第三读取电压)。