[发明专利]具有自对准金属硅化物工艺的双栅VDMOS的制备方法有效
| 申请号： | 201010595419.8 | 申请日： | 2010-12-17 |
| 公开（公告）号： | CN102543737A | 公开（公告）日： | 2012-07-04 |
| 发明（设计）人： | 金勤海;陆珏;李卫刚 | 申请（专利权）人： | 上海华虹NEC电子有限公司 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336;H01L21/28 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 丁纪铁 |
| 地址： | 201206 上*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种具有自对准金属硅化物工艺的双栅VDMOS的制备方法，包括如下步骤：1)控制栅和屏蔽栅的形成，所述屏蔽栅位于体区之间的漂移区之上，且所述控制栅和所述屏蔽栅部分叠加，所述控制栅和所述屏蔽栅之间通过绝缘层隔离；2)而在体区和源区形成之后，淀积介质层，而后刻蚀所述介质层在所述控制栅和屏蔽栅两边形成侧墙；3)之后进行自对准金属硅化物形成工艺，在所述屏蔽栅，控制栅和源区表面形成金属硅化物。采用该方法所制备的VDMOS器件，具有更低的漏源间的通态电阻。 | ||
| 搜索关键词： | 具有 对准 金属硅 工艺 vdmos 制备 方法 | ||
【主权项】：
一种具有自对准金属硅化物工艺的双栅VDMOS的制备方法，其特征在于，包括如下步骤：1)控制栅和屏蔽栅的形成，所述屏蔽栅位于体区之间的漂移区之上，且所述控制栅和所述屏蔽栅部分叠加，所述控制栅和所述屏蔽栅之间通过绝缘层隔离；2)而在体区和源区形成之后，淀积介质层，而后刻蚀所述介质层在所述控制栅和屏蔽栅两边形成侧墙；3)之后进行自对准金属硅化物形成工艺，在所述屏蔽栅，控制栅和源区表面形成金属硅化物。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
