[发明专利]自适应输入的迟滞比较器

摘要

本发明公开了一种自适应输入的迟滞比较器，包括第一级放大模块、正反馈模块、双端输入转单端输出模块、输出驱动模块。本发明迟滞比较器和传统的迟滞比较器相比，在第一级放大模块中设置了NMOS输入对和PMOS输入对，因而具有更大的输入范围，不需要过度限制前级的信号幅度，从而保证了前级信号的完整性，有利于解调也有利于系统的稳定工作。

主权项

一种自适应输入的迟滞比较器，其特征是，包括第一级放大模块、正反馈模块、双端输入转单端输出模块、输出驱动模块，其具体电路结构为：晶体管一的栅极接偏置电压一，源极接地；晶体管二的栅极接偏置电压二，源极接工作电压；晶体管三的栅极接正输入端，源极接晶体管一的漏极；晶体管四的栅极接正输入端，源极接晶体管二的漏极；晶体管五的栅极接负输入端，源极接晶体管二的漏极；晶体管六的栅极接负输入端，源极接晶体管一的漏极；晶体管七的栅极接晶体管四M4的漏极，晶体管七的源极接地；晶体管八的栅极和漏极相连并接晶体管四M4的漏极，晶体管八的源极接地；晶体管九的栅极和漏极相连并接晶体管五M5的漏极，晶体管九的源极接地；晶体管十的栅极接晶体管五M5的漏极，晶体管十的源极接地；晶体管十一的栅极和漏极相连并接晶体管三的漏极和晶体管十的漏极，晶体管十一的源极接工作电压；晶体管十二的栅极和漏极相连并接晶体管六的漏极和晶体管七的漏极，晶体管十二的源极接工作电压；晶体管十三的栅极和漏极相连，源极接地；晶体管十四的漏极和晶体管十三的栅极相连，晶体管十四的源极接地；晶体管十五的栅极和晶体管十三的栅极相连，晶体管十五的漏极和晶体管十四的栅极相连，晶体管十五的源极接地；晶体管十六的栅极和漏极相连并和晶体管十四的栅极相连，晶体管十六的源极接地；晶体管十七的栅极和晶体管三的漏极相连，晶体管十七的漏极和晶体管十三的栅极相连，晶体管十七的源极接工作电压；晶体管十八的栅极和晶体管六的漏极相连，晶体管十八的漏极和晶体管十四的栅极相连，晶体管十八的源极接工作电压；晶体管十九的栅极接接偏置电压三，源极接地；晶体管二十的栅极和晶体管十三的栅极相连，晶体管二十的源极和晶体管十九的漏极相连；晶体管二十一的栅极和晶体管十四的栅极相连，晶体管二十一的源极和晶体管十九的漏极相连；晶体管二十二的栅极和漏极相连并和晶体管二十的漏极相连，晶体管二十二的源极接工作电压；晶体管二十三的栅极和晶体管二十的漏极相连，晶体管二十三的漏极和晶体管二十一的漏极相连，晶体管二十三的源极接工作电压；晶体管二十四的栅极和晶体管二十一的漏极相连，晶体管二十四的源极接地；晶体管二十五的栅极和晶体管二十一的漏极相连，晶体管二十五的漏极和晶体管二十四的漏极相连，晶体管二十五的源极接工作电压；晶体管二十六的栅极和晶体管二十四的漏极相连，晶体管二十六的源极接地；晶体管二十七的栅极和晶体管二十四的漏极相连，晶体管二十七的漏极和晶体管二十六的漏极相连并作为信号输出端，晶体管二十七的源极接工作电压；所述第一级放大模块包括晶体管一至晶体管十二，正反馈模块包括晶体管十三至晶体管十八，双端输入转单端输出模块包括晶体管十九至晶体管二十三，输出驱动模块包括晶体管二十四至晶体管二十七。