[发明专利]自适应输入的迟滞比较器

权利要求书

1.一种自适应输入的迟滞比较器，其特征是，包括第一级放大模块、正反馈模块、双端输入转单端输出模块、输出驱动模块，其具体电路结构为：

晶体管一的栅极接偏置电压一，源极接地；

晶体管二的栅极接偏置电压二，源极接工作电压；

晶体管三的栅极接正输入端，源极接晶体管一的漏极；

晶体管四的栅极接正输入端，源极接晶体管二的漏极；

晶体管五的栅极接负输入端，源极接晶体管二的漏极；

晶体管六的栅极接负输入端，源极接晶体管一的漏极；

晶体管七的栅极接晶体管四M4的漏极，晶体管七的源极接地；

晶体管八的栅极和漏极相连并接晶体管四M4的漏极，晶体管八的源极接地；

晶体管九的栅极和漏极相连并接晶体管五M5的漏极，晶体管九的源极接地；

晶体管十的栅极接晶体管五M5的漏极，晶体管十的源极接地；

晶体管十一的栅极和漏极相连并接晶体管三的漏极和晶体管十的漏极，晶体管十一的源极接工作电压；

晶体管十二的栅极和漏极相连并接晶体管六的漏极和晶体管七的漏极，晶体管十二的源极接工作电压；

晶体管十三的栅极和漏极相连，源极接地；

晶体管十四的漏极和晶体管十三的栅极相连，晶体管十四的源极接地；

晶体管十五的栅极和晶体管十三的栅极相连，晶体管十五的漏极和晶体管十四的栅极相连，晶体管十五的源极接地；

晶体管十六的栅极和漏极相连并和晶体管十四的栅极相连，晶体管十六的源极接地；

晶体管十七的栅极和晶体管三的漏极相连，晶体管十七的漏极和晶体管十三的栅极相连，晶体管十七的源极接工作电压；

晶体管十八的栅极和晶体管六的漏极相连，晶体管十八的漏极和晶体管十四的栅极相连，晶体管十八的源极接工作电压；

晶体管十九的栅极接接偏置电压三，源极接地；

晶体管二十的栅极和晶体管十三的栅极相连，晶体管二十的源极和晶体管十九的漏极相连；

晶体管二十一的栅极和晶体管十四的栅极相连，晶体管二十一的源极和晶体管十九的漏极相连；

晶体管二十二的栅极和漏极相连并和晶体管二十的漏极相连，晶体管二十二的源极接工作电压；

晶体管二十三的栅极和晶体管二十的漏极相连，晶体管二十三的漏极和晶体管二十一的漏极相连，晶体管二十三的源极接工作电压；

晶体管二十四的栅极和晶体管二十一的漏极相连，晶体管二十四的源极接地；

晶体管二十五的栅极和晶体管二十一的漏极相连，晶体管二十五的漏极和晶体管二十四的漏极相连，晶体管二十五的源极接工作电压；

晶体管二十六的栅极和晶体管二十四的漏极相连，晶体管二十六的源极接地；

晶体管二十七的栅极和晶体管二十四的漏极相连，晶体管二十七的漏极和晶体管二十六的漏极相连并作为信号输出端，晶体管二十七的源极接工作电压；

所述第一级放大模块包括晶体管一至晶体管十二，正反馈模块包括晶体管十三至晶体管十八，双端输入转单端输出模块包括晶体管十九至晶体管二十三，输出驱动模块包括晶体管二十四至晶体管二十七。

2.根据权利要求1所述的自适应输入的迟滞比较器，其特征是，所述晶体管一、晶体管三、晶体管六、晶体管七、晶体管八、晶体管九、晶体管十、晶体管十三、晶体管十四、晶体管十五、晶体管十六、晶体管十九、晶体管二十、晶体管二十一、晶体管二十四、晶体管二十六均为NMOS晶体管；

所述晶体管二、晶体管四、晶体管五、晶体管十一、晶体管十二、晶体管十七、晶体管十八、晶体管二十二、晶体管二十三、晶体管二十五、晶体管二十七均为PMOS晶体管。

3.根据权利要求2所述的自适应输入的迟滞比较器，其特征是，所述第一级放大模块中包括NMOS输入对和PMOS输入对，所述NMOS输入对由晶体管三和晶体管六构成，所述PMOS输入对由晶体管四和晶体管五构成。