[发明专利]自适应输入的迟滞比较器

说明书

技术领域

本发明涉及一种模拟集成电路中的迟滞比较器。

背景技术

请参见图1，这是一种现有的迟滞比较器的具体实现电路，包括第一级放大模块、正反馈模块、双端输入转单端输出模块、输出驱动模块。其具体电路结构如下：

晶体管一N1的栅极接偏置电压一VB1，源极接地；

晶体管二N2的栅极接正输入端IN+，源极接晶体管一N1的漏极；

晶体管三N3的栅极接负输入端IN-，源极接晶体管一N1的漏极；

晶体管四N4的栅极和漏极相连并和晶体管二N2的漏极相连，晶体管四N4的源极接工作电压VDD；

晶体管五N5的栅极和漏极相连并和晶体管三N3的漏极相连，晶体管五N5的源极接工作电压VDD；

晶体管六N6的栅极和漏极相连，源极接地；

晶体管七N7的漏极和晶体管六N6的栅极相连，晶体管七N7的源极接地；

晶体管八N8的栅极和晶体管六N6的栅极相连，晶体管八N8的漏极和晶体管七N7的栅极相连，晶体管八N8的源极接地；

晶体管九N9的栅极和漏极相连并和晶体管七N7的栅极相连，晶体管九N9的源极接地；

晶体管十N10的栅极和晶体管二N2的漏极相连，晶体管十N10的漏极和晶体管六N6的栅极相连，晶体管十N10的源极接工作电压VDD；

晶体管十一N11的栅极和晶体管三N3的漏极相连，晶体管十一N11的漏极和晶体管七N7的栅极相连，晶体管十一N11的源极接工作电压VDD；

晶体管十二N12的栅极接接偏置电压二VB2，源极接地；

晶体管十三N13的栅极和晶体管六N6的栅极相连，晶体管十三N13的源极和晶体管十二N12的漏极相连；

晶体管十四N14的栅极和晶体管七N7的栅极相连，晶体管十四N14的源极和晶体管十二N12的漏极相连；

晶体管十五N15的栅极和漏极相连并和晶体管十三N13的漏极相连，晶体管十五N15的源极接工作电压VDD；

晶体管十六N16的栅极和晶体管十三N13的漏极相连，晶体管十六N16的漏极和晶体管十四N14的漏极相连，晶体管十六N16的源极接工作电压VDD；

晶体管十七N17的栅极和晶体管十四N14的漏极相连，晶体管十七N17的源极接地；

晶体管十八N18的栅极和晶体管十四N14的漏极相连，晶体管十八N18的漏极和晶体管十七N17的漏极相连，晶体管十八N18的源极接工作电压VDD；

晶体管十九N19的栅极和晶体管十七N17的漏极相连，晶体管十九N19的源极接地；

晶体管二十N20的栅极和晶体管十七N17的漏极相连，晶体管二十N20的漏极和晶体管十九N19的漏极相连并作为信号输出端OUT，晶体管二十N20的源极接工作电压VDD。

其中，第一级放大模块包括晶体管一N1至晶体管五N5，正反馈模块包括晶体管六N6至晶体管十一N11，双端输入转单端输出模块包括晶体管十二N12至晶体管十六N16，输出驱动模块包括晶体管十七N17至晶体管二十N20。

其中，晶体管一N1、晶体管二N2、晶体管三N3、晶体管六N6、晶体管七N7、晶体管八N8、晶体管九N9、晶体管十二N12、晶体管十三N13、晶体管十四N14、晶体管十七N17、晶体管十九N19均为NNOS晶体管。

其中，晶体管四N4、晶体管五N5、晶体管十N10、晶体管十一N11、晶体管十五N15、晶体管十六N16、晶体管十八N18、晶体管二十N20均为PNOS晶体管。

图1所示的迟滞比较器是在放大回路中加上正反馈，使得输入电压的阈值会根据输入信号而变化，从而具有滤除噪声的功能，即迟滞功能。然而这种迟滞比较器对于差分输入端IN+、IN-的输入信号的幅度有一定的要求，而对于不满足要求的输入信号首先需要进行降幅处理，这就会一定程度上影响输入信号的完整性。

发明内容

本发明所要解决的技术问题是提供一种自适应输入的迟滞比较器，提高了输入信号的适用范围，不需要过度限制输入信号从而保证了输入信号的完整性。

为解决上述技术问题，本发明自适应输入的迟滞比较器包括第一级放大模块、正反馈模块、双端输入转单端输出模块、输出驱动模块，其具体电路结构为：

晶体管一的栅极接偏置电压一，源极接地；

晶体管二的栅极接偏置电压二，源极接工作电压；

晶体管三的栅极接正输入端，源极接晶体管一的漏极；

晶体管四的栅极接正输入端，源极接晶体管二的漏极；