[发明专利]具有总线结构的半导体存储模块

摘要

一种例如被实施为FBDIMM存储模块的半导体存储模块，其具有平面的设计。在2Rx4的结构中，在模块电路板(MP)上侧(O1)按两列(R11，R12)布置半导体组件(B)，同样在该模块电路板下侧(O2)分别按两列(R21，R22)布置半导体组件(B)。与“堆叠式DRAM”设计相反，平面设计的半导体组件仅包含一个存储芯片(U)。通过为指令地址总线(CA)和片内端接总线(ODTLB)采用平行的路由，地址总线、时钟总线和控制总线可以进行负载合理的匹配，使得不同总线上的不同信号传播时间被最大程度地避免。

主权项

1.具有总线结构的半导体存储模块，具有一模块电路板(MP)，具有分别包含有存储芯片(U1，...，U36)的半导体存储组件(B1，...，B36)，其中所述存储芯片包括一个具有存储单元(SZ)的存储单元区(SZF)，所述存储单元内分别可以存储数据，具有用于控制存储芯片的控制组件(SB)，具有多个控制总线(CTRLB1，..，CTRLB4)，用于把选择信号(CS)从控制组件(SB)分别传送到多个存储芯片(U1，...，U8)以选择存储数据的存储芯片，其中在每个控制总线(CTRLB1，..，CTRLB4)上连接了相同数量的存储芯片，具有多个地址总线(CAB1，CAB2)，用于把地址信号从所述控制组件(SB)分别传送到多个存储芯片(U1，...，U16)以从所选择的存储芯片中选择存储单元之一，其中在每个地址总线(CAB1，CAB2)上连接了相同数量的存储芯片，具有多个时钟总线(CLKB1，...，CLKB4)，用于把时钟信号(CLK，/CLK)从所述控制组件(SB)分别传送到多个存储芯片(U1，...，U8)以用于时钟同步地运行所述的存储芯片，其中在每个时钟总线(CLKB1，...，CLKB4)上连接了相同数量的存储芯片，其中所述的半导体存储组件(B1，...，B36)和所述的控制组件(SB)被布置在所述的模块电路板(MP)上，其中所述控制总线(CTRLB1，..，CTRLB4)的数量与所述时钟总线(CLKB1，...，CLKB4)的数量相一致，并且在每个控制总线上连接了相同数量的也被连接到每个时钟总线上的存储芯片。