“V·拉纳”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果44个，建议您升级VIP下载更多相关专利

[发明专利]用于存储器单元的方法及其电路结构-CN202310794944.X在审
发明人： F·德桑蒂斯;V·拉纳 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2018-12-28 - 公布日： 2023-10-03 - 主分类号： G11C16/04 文献下载
摘要：本文公开了用于存储器单元的方法及其电路结构。根据本文中讨论的原理，提供EEPROM单元，并且然后在测试代码之后，使用完全相同的架构、晶体管、存储器单元和布局来将EEPROM单元转换成只读存储器(“ROM”)单元。这种转换是在完全相同的集成电路管芯上使用相同的布局、设计和定时来完成的，其中只需对存储器阵列中的上部层级掩模进行单次改变。在一个实施例中，掩模改变是将金属1连接到多晶硅的过孔掩模。这允许灵活地将编程代码存储为非易失性存储器代码，并且然后在由客户选择时在测试之后，来自可以写入只读代码的代码的一些或全部代码存储在由相同的晶体管组成并且具有相同的布局的ROM单元中。
用于存储器单元方法及其电路结构

[发明专利]使用电压倍增器电平移位时钟信号的电路-CN201811133577.4有效
发明人： V·拉纳 -专利权人：意法半导体国际有限公司
申请日： 2018-09-27 - 公布日： 2023-09-08 - 主分类号： H03K5/00 文献下载
摘要：本公开涉及使用电压倍增器电平移位时钟信号的电路。例如，一种电压倍增器电路，响应于接收到的时钟信号进行操作以对输入电压执行电压倍增操作以生成输出电压。电压倍增器电路包括一对中间节点，它们电容性地耦合以分别接收时钟信号的相反相位。第一CMOS驱动器电路耦合至一个中间节点并且具有被配置为生成电平移位输出时钟信号的一个相位的输出。第二CMOS驱动器电路耦合至另一中间节点并具有被配置为生成电平移位输出时钟信号的另一相位。
使用电压倍增器电平移位时钟信号电路

[发明专利]用于存储器单元的方法及其电路结构-CN201811622142.6有效
发明人： F·德桑蒂斯;V·拉纳 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2018-12-28 - 公布日： 2023-07-14 - 主分类号： G11C16/04 文献下载
摘要：本文公开了用于存储器单元的方法及其电路结构。根据本文中讨论的原理，提供EEPROM单元，并且然后在测试代码之后，使用完全相同的架构、晶体管、存储器单元和布局来将EEPROM单元转换成只读存储器(“ROM”)单元。这种转换是在完全相同的集成电路管芯上使用相同的布局、设计和定时来完成的，其中只需对存储器阵列中的上部层级掩模进行单次改变。在一个实施例中，掩模改变是将金属1连接到多晶硅的过孔掩模。这允许灵活地将编程代码存储为非易失性存储器代码，并且然后在由客户选择时在测试之后，来自可以写入只读代码的代码的一些或全部代码存储在由相同的晶体管组成并且具有相同的布局的ROM单元中。
用于存储器单元方法及其电路结构

[发明专利]具有支持存储器操作的虚拟行的非易失性存储器-CN202310526373.1在审
发明人： V·拉纳 -专利权人：意法半导体国际有限公司
申请日： 2017-08-07 - 公布日： 2023-07-04 - 主分类号： G11C16/24 文献下载
摘要：本发明涉及具有支持存储器操作的虚拟行的非易失性存储器。一种存储器阵列，包括多个行和列、具有存储器单元部分和虚拟单元部分。位线连接至这些存储器单元和该虚拟单元部分。该虚拟单元部分包括第一行虚拟单元和第二行虚拟单元。该第一行中的这些虚拟单元与这些位线的第一位线组的相应位线具有第一连接并且与第一源极线具有第二连接。该第二行中的这些虚拟单元与该多条位线的第二位线组的相应位线具有第一连接并且与第二源极线具有第二连接。选择性地致动这些虚拟单元以根据存储器操作模式将该第一和第二源极线处的电压分别耦合至该第一和第二位线组。
具有支持存储器操作虚拟非易失性存储器

[发明专利]具有支持存储器操作的虚拟行的非易失性存储器-CN201710667126.8有效
发明人： V·拉纳 -专利权人：意法半导体国际有限公司
申请日： 2017-08-07 - 公布日： 2023-05-23 - 主分类号： G11C16/24 文献下载
摘要：本发明涉及具有支持存储器操作的虚拟行的非易失性存储器。一种存储器阵列，包括多个行和列、具有存储器单元部分和虚拟单元部分。位线连接至这些存储器单元和该虚拟单元部分。该虚拟单元部分包括第一行虚拟单元和第二行虚拟单元。该第一行中的这些虚拟单元与这些位线的第一位线组的相应位线具有第一连接并且与第一源极线具有第二连接。该第二行中的这些虚拟单元与该多条位线的第二位线组的相应位线具有第一连接并且与第二源极线具有第二连接。选择性地致动这些虚拟单元以根据存储器操作模式将该第一和第二源极线处的电压分别耦合至该第一和第二位线组。
具有支持存储器操作虚拟非易失性存储器

[发明专利]对于过程、温度和电压变化而具有稳定频率的CMOS振荡器-CN201811174600.4有效
发明人： V·拉纳;G·拉加尔 -专利权人：意法半导体国际有限公司
申请日： 2015-08-28 - 公布日： 2023-02-28 - 主分类号： H03K3/011 文献下载
摘要：本公开涉及对于过程、温度和电压变化而具有稳定频率的CMOS振荡器。时钟信号生成电路被配置为生成具有跨越多个运行条件的变化而被保持的频率的时钟信号，多个运行条件的变化例如供应电压、温度以及处理时间的改变。在实施例中，PVT补偿的CMOS环形振荡器的生成的时钟信号的频率扩展被配置用于补偿供应电压的变化以及用于经由过程和温度补偿电路来补偿过程和温度的变化。PVT补偿的CMOS环形振荡器包括经调节的电压供应电路，以生成抵抗由于总供应电压的改变而导致的变化的供应电压。
对于过程温度电压变化具有稳定频率 cmos 振荡器

[发明专利]检测NVM阵列中的字线漏电和工艺缺陷的电路和方法-CN202210791092.4在审
发明人： V·拉纳;V·泰亚吉 -专利权人：意法半导体国际有限公司
申请日： 2022-07-05 - 公布日： 2023-01-10 - 主分类号： G11C29/02 文献下载
摘要：本公开的实施例涉及检测NVM阵列中的字线漏电和工艺缺陷的电路和方法。集成电路管芯包括存储器扇区，每个存储器扇区包括存储器阵列。管芯包括电压调节器，其具有由输出电压驱动，从而生成栅极电压的第一晶体管，该输出电压是基于恒定电流和漏电电流之间的差异而生成的。选择电路选择性地将栅极电压耦接到多个存储器扇区中的选定一个。漏电检测器电路以输出电压驱动第二晶体管，从而基于可变电流和恒定电流的副本之间的差异来生成复制电压，响应于复制电压大于栅极电压而增加可变电流，并且响应于复制电压小于栅极电压而使漏电检测信号生效，该漏电检测信号指示存储器阵列内的过量漏电。
检测 nvm 阵列中的漏电工艺缺陷电路方法

[实用新型]电路-CN202220438773.8有效
发明人： V·拉纳 -专利权人：意法半导体国际有限公司
申请日： 2022-03-02 - 公布日： 2022-12-02 - 主分类号： H02M3/07 文献下载
摘要：公开了一种电路，该电路包括由第一时钟信号驱动的升压电容器和由第二时钟信号驱动的自举电容器。第一时钟信号和第二时钟信号具有不同的占空比，其中第二时钟信号的占空比小于第一时钟信号的占空比。输入晶体管耦合在输入节点和耦合到升压电容器的升压节点之间。输入晶体管的控制端子耦合到自举电容器。耦合在升压节点和输入晶体管的控制端子之间的自举晶体管由第一时钟信号的逻辑反转驱动。本实用新型的技术提供了改进性能的电路，其能够提供电压转换效率，并且能够减小电路面积。
电路

[实用新型]受控放电电路-CN202122829695.2有效
发明人： V·拉纳;N·达拉尔 -专利权人：意法半导体国际有限公司
申请日： 2021-11-18 - 公布日： 2022-11-04 - 主分类号： H02M3/07 文献下载
摘要：本公开的各实施例涉及受控放电电路。电荷泵电路包括与第二电荷泵级电路串联耦合的第一电荷泵级电路。放电电路操作以对电荷泵电路放电。放电电路包括：第一开关电路，被耦合到第一电荷泵级电路的第一输出，并且被配置为在被致动时对第一输出放电；以及第二开关电路，被耦合到第二电荷泵级电路的第二输出，并且被配置为在被致动时对第二输出放电。放电控制电路致动第一开关放电电路以对第一输出放电，然后在第一输出被完全放电后，致动第二开关放电电路以对第二输出放电。通过上述方案，可以解决接地反弹、供电噪声生成、闩锁、快速返回、或器件可靠性等问题。
受控放电电路

[实用新型]集成电路-CN202122934668.1有效
发明人： S·卡拉;V·拉纳 -专利权人：意法半导体国际有限公司
申请日： 2021-11-26 - 公布日： 2022-09-16 - 主分类号： G11C16/04 文献下载
摘要：本公开涉及集成电路。例如，一种集成电路包括：非易失性存储器；电荷泵，为非易失性存储器阵列的编程操作生成高电压；以及电荷泵调节器，控制电荷泵的压摆率。电荷泵调节器生成指示压摆率的感测电流，并基于感测电流调整提供给电荷泵的时钟信号的频率。
集成电路

[发明专利]基于NMOS的负电荷泵电路-CN202210198839.5在审
发明人： V·拉纳 -专利权人：意法半导体国际有限公司
申请日： 2022-03-02 - 公布日： 2022-09-09 - 主分类号： H02M3/07 文献下载
摘要：一种基于NMOS的负电荷泵电路，包括由第一时钟信号驱动的升压电容器和由第二时钟信号驱动的自举电容器。第一时钟信号和第二时钟信号具有不同的占空比，其中第二时钟信号的占空比小于第一时钟信号的占空比。输入晶体管耦合在输入节点和耦合到升压电容器的升压节点之间。输入晶体管的控制端子耦合到自举电容器。耦合在升压节点和输入晶体管的控制端子之间的自举晶体管由第一时钟信号的逻辑反转驱动。
基于 nmos 负电荷电路

[实用新型]正电荷泵电路以及负电荷泵电路-CN202122833701.1有效
发明人： V·拉纳 -专利权人：意法半导体国际有限公司
申请日： 2021-11-18 - 公布日： 2022-08-26 - 主分类号： H02M3/07 文献下载
摘要：本公开的实施例涉及正电荷泵电路以及负电荷泵电路。正电荷泵电路，被配置为从输入电压生成输出电压，其中输出电压的正电压电平比输入电压的电压电平更正，正电荷泵电路包括：负自举电路，被配置为响应于第一时钟信号而生成控制信号，其中控制信号在接地电压与负电压之间切换；升压电路，被配置为响应于第二时钟信号而生成正升压电压；以及电荷转移晶体管，其漏极端子被耦合来接收正升压电压并且其源极端子被耦合至输出节点，其中电荷转移晶体管的栅极端子由控制信号的负电压偏置而导通并且将正升压电压传递至输出节点并且生成输出电压。利用本公开的实施例有利地增加电荷转移开关晶体管的栅源电压来降低导通电阻。
正电荷电路以及负电荷

[实用新型]非易失性存储器电路-CN202123068908.0有效
发明人： V·拉纳;N·达拉尔 -专利权人：意法半导体国际有限公司
申请日： 2021-12-08 - 公布日： 2022-08-09 - 主分类号： G11C16/08 文献下载
摘要：实施例提供了非易失性存储器电路。本公开涉及一种包括非易失性存储器(NVM)的集成电路。该集成电路包括偏置生成器，该偏置生成器产生用于NVM的可靠读取操作的稳定字线电压和位线电压。本公开涉及存储器读取、擦除验证和编程验证的低电压存储器操作。本公开涉及非易失性存储器电路，该非易失性存储器电路也可以在数字电压供应范围内的低电源电压处操作。
非易失性存储器电路

[发明专利]用于片上泄漏检测和存储器补偿的电路和方法-CN202111624561.5在审
发明人： A·维加韦尔吉亚;V·拉纳 -专利权人：意法半导体国际有限公司
申请日： 2021-12-28 - 公布日： 2022-07-01 - 主分类号： G11C16/26 文献下载
摘要：本公开的实施例涉及用于片上泄漏检测和存储器补偿的电路和方法。集成电路包括存储器阵列和用于从存储器阵列读取数据的存储器读取电路装置。存储器读取电路装置包括漏电流补偿电路。漏电流补偿电路在读取操作期间，感测存储器阵列的位线中的漏电流，并且在读取操作期间，生成漏电流补偿电流来抵消漏电流。
用于泄漏检测存储器补偿电路方法

[发明专利]在非易失性存储器中生成偏置电压的设备和方法-CN202111493038.3在审
发明人： V·拉纳;N·达拉尔 -专利权人：意法半导体国际有限公司
申请日： 2021-12-08 - 公布日： 2022-06-14 - 主分类号： G11C16/08 文献下载
摘要：实施例提供了在非易失性存储器中生成偏置电压的设备和方法。本公开涉及一种包括非易失性存储器(NVM)的集成电路。该集成电路包括偏置生成器，该偏置生成器产生用于NVM的可靠读取操作的稳定字线电压和位线电压。本公开涉及存储器读取、擦除验证和编程验证的低电压存储器操作。本公开涉及非易失性存储器电路，该非易失性存储器电路也可以在数字电压供应范围内的低电源电压处操作。
非易失性存储器生成偏置电压设备方法

1
2
3
下一页»
尾页
共 44 条