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[发明专利]从单个数据缓冲器生成多个安全散列的装置、设备和方法-CN201480049656.0有效
发明人： S·M·格尔雷;V·戈帕尔;W·K·费格哈利;J·D·吉尔福德;G·M·沃尔里齐;K·S·雅普 -专利权人：英特尔公司
申请日： 2014-09-25 - 公布日： 2018-11-16 - 主分类号： G06F21/60 文献下载
摘要：一个实施例提供了装置。该装置包括；单指令多数据(SIMD)散列模块，该SIMD散列模块被配置成用于将长度为L的消息的至少第一部分分派给多个(S)区段，该消息包括多个数据元素序列，每个序列包括S个数据元素，每个序列中的对应数据元素被分派给对应的区段，每个区段包括多个(N)数据元素块，以及并行地对S个区段进行散列，导致S个区段摘要，S个散列摘要至少部分地基于初始值，以及存储S个散列摘要；填充模块，该填充模块被配置成用于填充余数，该余数对应于该消息的第二部分，该第二部分与该消息的长度L、区段数量以及块大小有关；以及非SIMD散列模块，该非SIMD散列模块被配置成用于对经填充的余数进行散列，导致附加散列摘要，以及存储该附加散列摘要。
单个数据缓冲器生成安全

[发明专利]用于有效地执行散列操作的方法和设备-CN201510096246.8有效
发明人： G·M·沃尔里齐;V·戈帕尔;K·S·雅普;W·K·费格哈利 -专利权人：英特尔公司
申请日： 2015-03-04 - 公布日： 2018-11-09 - 主分类号： G06F21/60 文献下载
摘要：描述了用于在处理器上执行散列函数的设备和方法。例如，处理器的一个实施例包括：寄存器组，包括其中将存储散列函数的状态变量的第一存储位置和第二存储位置；执行单元，用于执行所述散列函数，并最初指定所述第一存储位置，用于存储用于计算所述散列函数的轮次的第一组状态值，并最初指定第二存储位置，用于存储也用于计算所述散列函数的轮次的第二组状态值；以及，所述执行单元使用所述第一和第二组状态数据，执行多轮次的所述散列函数，其中，执行包括交换所述第一存储位置和第二存储位置的所述指定，以便所述第一存储位置被指定为存储用于第一组轮次的所述第一组状态值和用于第二组轮次的所述第二组状态值，其中所述第二存储位置被指定为存储用于所述第一组轮次的所述第二组状态值和用于所述第二组轮次的所述第一组状态值。
用于有效地执行操作方法设备

[发明专利]位范围隔离指令、方法和装置-CN201410674064.X有效
发明人： M·洛克西金;E·玛乌林;B·L·托尔;M·G·迪克森;S·P·米莱克斯;D·L·克赖泽尔;E·M·乌尔德-阿迈德-瓦尔;V·戈帕尔 -专利权人：英特尔公司
申请日： 2010-12-21 - 公布日： 2018-10-09 - 主分类号： G06F9/30 文献下载
摘要：揭示了一种处理元件和芯片组系统。所述处理元件接收指示源操作数和目标操作数的指令。响应于该指令将结果储存在目标操作数中。该结果操作数可具有：(1)第一位范围，具有由该指令显式指定的第一端，其中各个位的值与源操作数在相应位置中的位的值相同；以及(2)第二位范围，不管源操作数在相应位置中的位的值如何，其所有位都具有相同值。在不在源操作数的相应位置中相对于这些有相同值的位来移动结果的第一范围的情况下，可完成该指令的执行，而不管第一位范围在结果中的位置如何。还揭示了用于执行这种指令的执行单元、具有用于执行这种指令的处理器的计算机系统、以及储存这种指令的机器可读介质。
指令源操作数目标操作数处理元件范围隔离指令机器可读介质方法和装置结果操作数接收指示结果储存显式指定移动结果第一端芯片组计算机系统处理器储存响应

[发明专利]用于滑动窗口编码算法的指令-CN201380062335.X有效
发明人： V·戈帕尔;J·吉尔福德;G·M·沃尔里克 -专利权人：英特尔公司
申请日： 2013-06-27 - 公布日： 2018-09-18 - 主分类号： G06F9/38 文献下载
摘要：说明的处理器具有指令执行流水线，其具有功能单元来执行比较矢量元素与输入值的指令。每个矢量元素和输入值具有标识数据内的位置的第一相应的段和具有数据的字节序列的第二相应的段。功能单元具有比较电路，用于比较输入矢量元素的相应的字节序列与输入值的字节序列，来识别每个比较的匹配字节的数量。功能单元还具有差异电路，用于确定所述输入矢量的元素的字节序列与所述数据内所述输入值的字节序列之间的相应的距离。
字节序列功能单元矢量元素输入矢量指令编码算法标识数据差异电路滑动窗口指令执行处理器流水线匹配

[发明专利]用于加速压缩和解压缩操作的处理器和方法以及相关联的非瞬态机器可读存储介质-CN201480031123.X有效
发明人： V·戈帕尔;J·D·吉尔福德;G·M·沃尔里齐 -专利权人：英特尔公司
申请日： 2014-06-13 - 公布日： 2018-07-24 - 主分类号： G06F9/30 文献下载
摘要：描述了一种处理器，该处理器包括具有指令获取单元以获取和解码指令的指令执行流水线。该处理器还具有用于执行指令的执行单元。该执行单元具有状态机和内容可寻址存储器(CAM)电路。状态机将接收指向DEFLATE编码信息流的指针，获取DEFLATE编码的信息的部分，并将DEFLATE编码信息的该部分应用到CAM，以获得解码的DEFLATE信息。
用于加速压缩和解操作设备以及方法

[发明专利]管理压缩加速器中的状态数据-CN201711206110.3在审
发明人： J·D·吉尔福德;V·戈帕尔;D·F·卡特 -专利权人：英特尔公司
申请日： 2017-11-27 - 公布日： 2018-07-03 - 主分类号： G06F9/38 文献下载
摘要：本申请公开了管理压缩加速器中的状态数据。在实施例中，处理器包括：多个处理核；以及压缩加速器，用于压缩包括第一数据块和第二数据块的输入流。压缩加速器包括：第一压缩引擎，用于压缩第一数据块；以及第二压缩引擎，用于：使用第一数据块的子部分来更新第二压缩引擎的状态数据，以及在使用第一数据块的子部分来更新第二压缩引擎的状态数据之后，使用第二压缩引擎的更新的状态数据来压缩第二数据块。描述了其他实施例并要求它们的权利。
压缩引擎状态数据压缩第一数据加速器数据块更新处理核输入流处理器管理申请

[发明专利]用于处理安全哈希算法的指令处理器、方法、和系统-CN201380062069.0有效
发明人： G·M·沃尔里克;K·S·叶;V·戈帕尔;J·D·吉尔福德 -专利权人：英特尔公司
申请日： 2013-06-18 - 公布日： 2018-06-08 - 主分类号： G06F21/72 文献下载
摘要：一种方法的一方面包括接收指令。所述指令指示包括了针对安全哈希算法2(SHA2)哈希算法的当前轮(i)的状态数据元素a_i、b_i、e_i和f_i的第一紧缩数据的第一源。所述指令指示第二紧缩数据的第二源。所述第一紧缩数据具有的比特宽度小于SHA2哈希算法的八个状态数据元素a_i、b_i、c_i、d_i、e_i、f_i、g_i、h_i的组合的比特宽度。所述方法还包括响应于所述指令，在由所述指令指示的目的地中存储结果。所述结果包括已经通过至少一轮的所述SHA2哈希算法从相对应的状态数据元素a_i、b_i、e_i、和f_i而更新的已更新的状态数据元素a_i+、b_i+、e_i+、和f_i+。
状态数据哈希算法指令指示安全哈希算法紧缩指令处理器存储结果接收指令更新前轮指令响应

[发明专利]用于在128位数据路径上的SHA1轮处理的指令集-CN201380045018.7有效
发明人： G·M·沃尔里齐;K·S·雅普;V·戈帕尔;S·M·格尔雷;J·D·吉尔福德 -专利权人：英特尔公司
申请日： 2013-06-14 - 公布日： 2018-06-08 - 主分类号： G06F9/38 文献下载
摘要：根据一个实施例，处理器包括：指令解码器，该指令解码器用于接收处理SHA1散列算法的第一指令，该第一指令具有第一操作数、第二操作数和第三操作数，第一操作数指定存储四个SHA状态的第一存储位置，第二操作数指定存储与第五个SHA状态相结合的多个SHA1消息输入的第二存储位置。该处理器还包括执行单元，该执行单元被耦合至指令解码器，该执行单元响应于第一指令，用于使用第三操作数中所指定的组合逻辑函数来对从第一操作数和第二操作数中获取的SHA1状态和消息输入执行至少四轮的SHA1轮操作。
操作数指令解码器存储位置指令处理器存储组合逻辑函数接收处理散列算法输入执行耦合位数据指令集四轮响应

[发明专利]在256位数据路径中执行JH加密散列的指令-CN201180075826.9有效
发明人： G·M·沃尔里齐;K·S·雅普;V·戈帕尔;J·D·吉尔福德;E·奥兹图科;S·M·格尔雷;W·K·费格哈利;M·G·迪克森 -专利权人：英特尔公司
申请日： 2011-12-22 - 公布日： 2018-06-05 - 主分类号： G06F17/10 文献下载
摘要：描述了一种方法。该方法包括执行一个或多个JH_SBOX_L指令以在JH状态上执行S‑Box映射和线性(L)变换，且一旦已经执行了S‑Box映射和L变换则执行一个或多个JH_P指令来在JH状态上执行置换函数。
映射指令指令描述置换函数位数据散列加密

[发明专利]用于响应于单个指令来执行循环和异或的系统、装置和方法-CN201380045424.3有效
发明人： V·戈帕尔;G·M·沃尔里齐;J·D·吉尔福德;K·S·雅普 -专利权人：英特尔公司
申请日： 2013-06-21 - 公布日： 2018-05-29 - 主分类号： G06F12/04 文献下载
摘要：本申请公开了在计算机处理器中响应于单个异或和循环指令来执行循环和异或的系统、装置和方法，其中该循环和异或指令包括第一和第二源操作数、目的地操作数以及立即数值。
异或计算机处理器单个指令循环指令源操作数操作数响应指令申请

[发明专利]用于处理SHA-2安全散列算法的方法和设备-CN201280072066.0有效
发明人： K·S·雅普;G·M·沃尔里齐;J·D·吉尔福德;V·戈帕尔;E·奥兹图科;S·M·格尔雷;W·K·费格哈利;M·G·迪克森 -专利权人：英特尔公司
申请日： 2012-03-30 - 公布日： 2018-04-24 - 主分类号： H04L9/28 文献下载
摘要：一种处理器包括指令解码器，用于接收第一指令以处理安全散列算法2(SHA‑2)散列算法，第一指令具有与存储SHA‑2状态的第一存储位置相关联的第一操作数以及与存储多个消息和轮常数相关联的第二存储位置相关联的第二操作数。处理器还包括耦合到所述指令解码器的执行单元，用于对所述第一操作数指定的SHA‑2状态和所述第二操作数指定的多个消息和轮常数执行SHA‑2散列算法的一次或多次迭代。
用于处理 sha 安全算法方法设备

[发明专利]支持带三个源操作数的加法指令的处理器及含该指令的介质-CN201610109088.X有效
发明人： V·戈帕尔;J·D·吉尔福德;G·M·沃尔里齐;W·K·费格哈利;E·奥兹图科;M·G·迪克森;S·P·米莱克斯;B·L·托尔;M·洛克西金;M·C·戴维斯;A·法希 -专利权人：英特尔公司
申请日： 2010-12-21 - 公布日： 2018-04-13 - 主分类号： G06F9/30 文献下载
摘要：本公开涉及用于将三个源操作数相加的加法指令。一个方面中的方法可包括接收加法指令。加法指令可指示第一源操作数、第二源操作数和第三源操作数。可存储第一、第二和第三源操作数的总和作为该加法指令的结果。该总和可部分地存储在由加法指令指示的目标操作数中以及部分地存储在多个标志中。还公开了其他方法，和装置、系统以及机器可读介质上的指令。
用于三个作数相加加法指令

[发明专利]用于高级加密标准(AES)的处理器和指令-CN201310110523.7有效
发明人： S·格伦;W·K·费加利;V·戈帕尔;M·拉古纳丹;M·G·狄克逊;S·陈努帕蒂;M·E·科纳维斯 -专利权人：英特尔公司
申请日： 2008-03-25 - 公布日： 2017-12-05 - 主分类号： H04L9/06 文献下载
摘要：提供了用于通用处理器的灵活aes指令集。该指令集包括用于执行aes加密或解密的“一次循环”的指令，并且还包括用于执行密钥生成的指令。可以使用立即数来指示循环数和128/192/256位密钥的密钥生成的密钥长度。由于灵活aes指令集不要求跟踪隐式寄存器，所以可以充分利用管道能力。
用于高级加密标准 aes 灵活结构指令

[发明专利]矩阵乘法累加指令-CN201180075233.2有效
发明人： V·戈帕尔;G·M·沃尔里齐;K·S·雅普;J·D·吉尔福德;E·奥兹图科;S·M·格尔雷;W·K·费格哈利;M·G·迪克森 -专利权人：英特尔公司
申请日： 2011-12-22 - 公布日： 2017-10-27 - 主分类号： G06F9/30 文献下载
摘要：描述了一种方法。该方法包括对存储在第三寄存器中的结果矩阵中的每个位置迭代地执行下列步骤将存储在第一寄存器中的矩阵位置处的值与存储在第二寄存器中的矩阵位置处的值相乘以获得第一乘法值，其中第一寄存器和第二寄存器中的位置是通过结果矩阵中的位置确定的；并与该第一乘法值和存储在第三寄存器中的结果矩阵位置处的值执行异或(XOR)运算以获得结果值。
矩阵乘法累加指令

[发明专利]用于计算多轮SKEIN散列算法的执行单元的设备和方法-CN201180076287.0有效
发明人： G·M·沃尔里齐;K·S·雅普;J·D·吉尔福德;E·奥兹图科;V·戈帕尔;W·K·费格哈利;S·M·格尔雷;M·G·迪克森 -专利权人：英特尔公司
申请日： 2011-12-22 - 公布日： 2017-10-24 - 主分类号： G06F1/00 文献下载
摘要：描述了一种包括指令流水线内的执行单元的设备。执行单元具有多级电路，包括如下的a)和b)。a)具有多个混合逻辑部分的第一逻辑电路部分，每一个逻辑部分都具有i)接收第一四倍长字的第一输入和接收第二四倍长字的第二输入；ii)具有分别耦合到第一和第二输入的一对输入的加法器；iii)具有耦合到第二输入的相应的输入的旋转器；iv)具有耦合到加法器的输出的第一输入和耦合到旋转器的输出的第二输入的异或门。b)具有耦合到相应的加法器和多个混合逻辑部分的异或门输出的输入的置换逻辑电路。
用于计算 skein 算法执行单元设备方法