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[发明专利]一种提高集成电路测试覆盖率的方法及装置-CN202011441931.7有效
发明人： 葛颖峰;李孙华;徐祎喆;朱勇 -专利权人：重庆百瑞互联电子技术有限公司
申请日： 2020-12-08 - 公布日： 2023-08-04 - 主分类号： G01R31/317 文献下载
摘要：本申请公开一种提高集成电路测试覆盖率的方法及装置，涉及集成电路设计领域。该方法包括：获取集成电路中的不可控输入寄存器，包括，根据集成电路中任一可观测的第一输出寄存器，确定以第一输出寄存器为输出的第一输入寄存器中的第一不可控输入寄存器；根据第一不可控输入寄存器，确定以第一不可控输入寄存器为输入的第二输出寄存器；根据第N输出寄存器，确定以第N输出寄存器为输出的第N输入寄存器中的第N不可控输入寄存器；对不可控输入寄存器进行修复，包括：在不可控输入寄存器处分别添加可控输入寄存器，进行修复。通过分析、搜索集成电路中不可控输入寄存器，并在不可控输入寄存器处添加可控输入寄存器，以提高集成电路测试覆盖率。
一种提高集成电路测试覆盖率方法装置

[发明专利]一种用于集成电路设计的标准单元追踪方法-CN202010279408.2有效
发明人： 葛颖峰;吴景生;徐祎喆;朱勇 -专利权人：重庆百瑞互联电子技术有限公司
申请日： 2020-04-10 - 公布日： 2023-03-31 - 主分类号： G06F30/327 文献下载
摘要：本发明公开了一种用于集成电路设计的标准单元路径追踪方法，属于集成电路设计技术领域。一种用于集成电路设计的标准单元追踪方法，包括：从第一节点出发，采用DC工具中的扇出点命令查找第一节点的全部子节点，然后采用TCL中的lsearch命令逐一分析这些子节点中是否存在第二节点；若存在，则从第一节点开始，按照层级关系依次经过第一节点、第一节点与第二节点之间的中间逻辑点、第二节点，建立第一节点与第二节点之间的链接路径；然后将所有链接路径存储生成一个链接路径列表；打印，输出该链接路径。本发明的应用可从复杂的集成电路中快速查找两个逻辑点之间的链接路径，提高两个逻辑点之间信息分析的效率，降低集成电路设计的难度。
一种用于集成电路设计标准单元追踪方法

[发明专利]一种SOC系统的复位方法、装置及其存储介质-CN202011174026.X有效
发明人：朱勇;葛颖峰;徐祎喆 -专利权人：北京百瑞互联技术有限公司
申请日： 2020-10-28 - 公布日： 2022-06-07 - 主分类号： G06F1/24 文献下载
摘要：本发明一种SOC系统的复位方法、装置及其存储介质，属于集成电路设计领域。本发明主要包括，根据复位信号对SOC系统内预定时钟域内寄存器进行有效复位；以及，利用阶梯复位时钟架构产生的时钟对已经完成所述有效复位的所述预定时钟域内寄存器进行所述复位信号的采样释放两个步骤。其中，所述阶梯复位时钟架构包括锁相环电路、自由时钟发生器以及控制时钟发生器三级。本发明的有益效果是，利用复位时钟架构的阶梯架构设置，最大限度地保证了在任何时候复位信号的产生和消除都可以稳定高效的进行。
一种 soc 系统复位方法装置及其存储介质

[发明专利]集成电路时钟树网络质量评估方法、装置和介质-CN202011243642.6有效
发明人： 葛颖峰;徐祎喆;朱勇 -专利权人：北京百瑞互联技术有限公司
申请日： 2020-11-10 - 公布日： 2022-03-04 - 主分类号： H04L12/44 文献下载
摘要：本发明公开了一种集成电路时钟树网络质量评估方法、装置及存储介质，属于集成电路设计行业。该方法包括：在EDA工具中搭建并调整时钟树网络，通过启发式算法收敛得到不确定最优时钟树网络；对不确定最优时钟树网络进行至少一次实验后，得到发现不确定最优时钟树网络还有优化潜力的次数；根据发现不确定最优时钟树网络还有优化潜力的次数以及不确定最优时钟树网络还有优化潜力的概率，利用二项分布公式计算不确定最优时钟树网络的质量可接受概率。其中，不确定最优时钟树网络还有优化潜力的概率通过前期大量的实验获得或人为设定。本发明的应用脱离人为判断，实现自动化定量评估。以概率的方式来约束和判断时钟树网络是否被接受。
集成电路时钟网络质量评估方法装置介质

[发明专利]一种时序电路优化方法、装置及其存储介质-CN202110025436.6有效
发明人：吴景生;葛颖峰;徐祎喆;朱勇 -专利权人：重庆百瑞互联电子技术有限公司
申请日： 2021-01-08 - 公布日： 2022-01-28 - 主分类号： G05B19/042 文献下载
摘要：本发明公开了一种时序电路优化方法、装置及其存储介质，属于数字集成电路领域。本发明主要包括提供一种时序电路优化方法，其包括：对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组；根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置，能够实现对时序电路中连续出现的多处时序违例路径进行优化。
一种时序电路优化方法装置及其存储介质

[发明专利]一种优化延迟锁定电路的方法、装置及存储介质-CN202110280404.0在审
发明人：吴景生;葛颖峰;徐祎喆;朱勇 -专利权人：重庆百瑞互联电子技术有限公司
申请日： 2021-03-16 - 公布日： 2021-06-25 - 主分类号： H03L7/06 文献下载
摘要：本发明公开了一种优化延迟锁定电路的方法、装置及存储介质，属于集成电路技术领域。该方法主要包括利用初始延迟值相同的多个时间度量器将输入延迟锁定电路的初始时钟信号进行延迟，得到初始延迟时钟信号；根据初始时钟信号和初始延迟时钟信号之间的相位关系，对多个时间度量器的初始延迟值做相同调整，并利用调整后的多个时间度量器得到延迟为完整时钟周期的延迟时钟信号；利用多个时间度量器中的至少一个时间度量器得到目标延时的时钟信号。本发明结构简单，可动态调整延迟时间，可消耗较少资源得到任意分值时钟周期的延迟时钟信号。
一种优化延迟锁定电路方法装置存储介质

[发明专利]一种集成电路IO口复用的装置、方法、存储介质及设备-CN202011616701.X在审
发明人： 葛颖峰;李孙华;徐祎喆;朱勇 -专利权人：北京百瑞互联技术有限公司
申请日： 2020-12-31 - 公布日： 2021-05-25 - 主分类号： G06F30/398 文献下载
摘要：本申请公开了一种集成电路IO口复用设计的装置、方法、存储介质及设备，属于集成电路设计技术领域。该装置主要包括信号传输模块，其将芯片内部的N个信号同时传输到硬件电路中M个输出端中的每一输出端，其中N大于M，并且N和M均为正整数；多路转换模块，其对N个信号进行选择，使得硬件电路中M个输出端中的每一输出端对应N个信号中的任一者；以及输出模块，其将M个输出端中的每一输出端对应的信号通过对应的IO口输出。本申请通过算法的简化大幅降低设计复杂度，实现了任意信号以任意顺序输出的目的，在无需分组的情况下，即可实现相当复杂的IO口复用技术。
一种集成电路 io 口复用装置方法存储介质设备

[发明专利]集成电路多情景时序收敛分析方法、装置、介质及设备-CN202011517813.X在审
发明人： 葛颖峰;李孙华;徐祎喆;朱勇 -专利权人：北京百瑞互联技术有限公司
申请日： 2020-12-21 - 公布日： 2021-04-02 - 主分类号： G06F30/3315 文献下载
摘要：本发明公开了一种集成电路多情景时序收敛分析方法、装置、存储介质及设备，属于集成电路设计技术领域。该方法包括：利用集成电路的至少一种工作情景的提纲报告以及细节报告，并根据至少一种工作情景的提纲报告对集成电路设计的收敛情况进行分析判断；根据收敛情况的分析判断结果对至少一种工作情景的细节报告进行分析得到集成电路的修复意见；根据修复意见对集成电路进行修复；其中提纲报告包括产生时序违例的时序路径的相关信息。本发明的应用根据提纲报告以及细节报告对至少一种工作情景下的集成电路进行分析，根据分析结果给出修复意见，并对集成电路进行修复，在不依赖EDA工具的摘要报告的前提下，快速发现时序问题并解决时序问题。
集成电路多情时序收敛分析方法装置介质设备

[发明专利]改善集成电路绕线后信号串扰的优化方法、装置和介质-CN202011442073.8在审
发明人： 葛颖峰;李孙华;徐祎喆;朱勇 -专利权人：北京百瑞互联技术有限公司
申请日： 2020-12-08 - 公布日： 2021-03-19 - 主分类号： G06F30/337 文献下载
摘要：本发明一种改善集成电路绕线后信号串扰的优化方法、装置及存储介质，属于集成电路设计领域。包括：获取至少一个被信号串扰影响的信号被害线，并根据预设的信号速度阈值以及预设的长度阈值确定需添加信号保护线的信号被害线；添加信号保护线，并对添加是否顺利进行分析；当添加进行不顺利时，根据时序问题进行增大信号被害线与产生信号串扰影响的信号攻击线之间间隔的操作，或者进行删除信号保护线并增大信号被害线驱动的操作。本发明自动寻找和选择信号被害线，结合添加信号保护线、增大线间间隔以及增大信号被害线驱动的操作，对集成电路进行优化，可以在设计收敛前期整体降低设计中出现串扰的可能性，降低设计收敛的难度。
改善集成电路绕线后信号优化方法装置介质

[发明专利]一种集成电路相对位置布局优化方法、装置及存储介质-CN202011442075.7在审
发明人： 葛颖峰;李孙华;徐祎喆;朱勇 -专利权人：北京百瑞互联技术有限公司
申请日： 2020-12-08 - 公布日： 2021-03-09 - 主分类号： G06F30/392 文献下载
摘要：本发明提供一种集成电路相对位置布局优化方法、装置及存储介质，属于集成电路设计领域。本发明主要包括：根据集成电路中至少一个数据流向上的标准单元的寄存器宽度、数据传递级数以及数据回传比例，对至少一个数据流向上的标准单元按照数据流向进行备选分组，得到备选相对布局标准单元组；以及根据备选相对布局标准单元组内的时序违反参数、所有相互联系的标准单元之间的曼哈顿距离、以及总连线数目得到可相对布局标准单元组。本发明通过筛选找出集成电路中适合进行相对布局的标准单元，便于对其使用相对位置进行排列的方式进行局部布局优化，使得集成电路整体的面积和功耗得以优化，加快其设计收敛过程。
一种集成电路相对位置布局优化方法装置存储介质

[发明专利]一种集成电路电源微开关布局的方法、装置、介质及设备-CN202011301255.3在审
发明人： 葛颖峰;徐祎喆;朱勇 -专利权人：北京百瑞互联技术有限公司
申请日： 2020-11-19 - 公布日： 2021-02-26 - 主分类号： G06F30/392 文献下载
摘要：本申请公开了一种集成电路电源微开关布局的方法、装置、介质及设备，属于集成电路技术领域，该方法包括：区域划分步骤，将集成电路中放置标准单元的区域进行分割，获得各个子区域；总负载电容确定步骤，根据各个子区域的器件布置，计算每一子区域对应的总负载电容；以及电源微开关数量确定步骤，根据计算获得的每一子区域的总负载电容，计算各个子区域对应的电源微开关的数量。本申请通过分割集成电路中放置标准单元区域，根据经分割的每一区域负载的需要放置不同的密度的电源微开关；在保证安全的情况下放置尽可能少的电源微开关，提高电源微开关放置的效率。
一种集成电路电源开关布局方法装置介质设备

[发明专利]一种集成电路超低功耗存储器内容保持系统、方法和介质-CN202011243650.0在审
发明人： 葛颖峰;徐祎喆;朱勇 -专利权人：北京百瑞互联技术有限公司
申请日： 2020-11-10 - 公布日： 2021-02-12 - 主分类号： G06F9/4401 文献下载
摘要：本发明公开了一种集成电路超低功耗存储器内容保持系统、方法及存储介质，属于集成电路设计行业。该系统包括：电源管理模块、CPU、数据搬运子系统。数据搬运子系统包括，主存储器，非易失性存储器，数据搬运控制器以及数据压缩解压模块。数据搬运控制器用于在接收CPU发出的数据搬运指令后，将主存储器中的数据搬运到数据压缩解压模块进行压缩，以及通电后将数据压缩解压模块解压后的数据搬运到主存储器。数据压缩解压模块用于对数据搬运控制器搬运来的主存储器中的数据进行压缩以及对非易失性存储器中的数据进行解压。本发明的应用在不丢失数据的前提下降低功耗，提高响应速度。
一种集成电路功耗存储器内容保持系统方法介质

[发明专利]一种进行集成电路无感变频的方法、装置及存储介质-CN202011348420.0在审
发明人： 葛颖峰;朱勇;徐祎喆 -专利权人：北京百瑞互联技术有限公司
申请日： 2020-11-26 - 公布日： 2021-02-12 - 主分类号： G06F30/39 文献下载
摘要：本发明公开了一种进行集成电路无感变频的方法、装置及介质。该方法主要包括采集正在输出的集成电路的第一时钟信号的周期状态信息，并采集待输出的集成电路的第二时钟信号的准备状态信息，其中，周期状态信息表示第一时钟信号是否已完成整数倍时钟周期的输出，准备状态信息表示第二时钟信号是否已满足进行输出的条件；当需要将输出的时钟信号从第一时钟信号切换到第二时钟信号时，根据准备状态信息判定第二时钟信号已满足进行输出的条件后，根据周期状态信息判定第一时钟信号已完成整数倍时钟周期的输出时，停止第一时钟信号的输出，并开启第二时钟信号的输出。本发明实现了在集成电路中进行无感变频。
一种进行集成电路变频方法装置存储介质

[发明专利]一种集成电路分层走线规划方法、装置、存储介质及设备-CN202011352799.2在审
发明人： 葛颖峰;朱勇;徐祎喆 -专利权人：北京百瑞互联技术有限公司
申请日： 2020-11-27 - 公布日： 2021-02-09 - 主分类号： G06F30/392 文献下载
摘要：本申请公开了一种集成电路分层走线规划方法、装置、存储介质及设备，属于集成电路设计领域。该方法主要包括将根据对芯片设计布局的分析结果获取的限定区域进行切分，获得多个形状规则的多边形子区域；分别获取多个多边形子区域与其他多边形子区域之间的连线的走线信息以及确定多个多边形子区域与其他多边形子区域之间的连线的走线层数。本申请采用区域化分析方法可以在设计早期评估绕线密度问题，并且能够及时给出定量的判断结果，可帮助设计人员尽早做出调整；全面考察绕线资源，走线密度，走线延迟，走线距离等信息，从而获得较为全面的评估结果，有效减少误差。
一种集成电路分层线规方法装置存储介质设备

[发明专利]集成电路布局初始化与优化方法、装置、存储介质及设备-CN202011354450.2在审
发明人： 葛颖峰;朱勇;徐祎喆 -专利权人：北京百瑞互联技术有限公司
申请日： 2020-11-26 - 公布日： 2021-02-09 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种集成电路布局初始化与优化方法、装置及存储介质，属于集成电路设计领域。该方法包括：利用数据流分析工具将集成电路的多个IP模块分析放置到集成电路的空白物理布局区，在多个IP模块中的每一个IP模块外围的所述空白物理布局区上划分面积相同的IP位置网格，利用标准单元布置工具将外部功能模块放置到空白物理布局区除IP位置网格之外的区域。以及对多个IP模块中至少二者的位置进行模拟调整，根据模拟调整前后时序快照状态空间大小的变化，进行多个IP模块中至少二者的实际位置调整。本发明的应用脱离定性分析，通过时序分析IP模块的相对位置，增大权重，使IP模块之间互换位置便捷，实现优化布局，使前期布局更加科学合理。
集成电路布局初始化优化方法装置存储介质设备

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