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[发明专利]多端口存储器、存储宏和半导体器件-CN201710379264.6有效
发明人： 石井雄一郎;薮内诚;森本薰夫 -专利权人：瑞萨电子株式会社
申请日： 2017-05-25 - 公布日： 2023-06-06 - 主分类号： G11C7/10 文献下载
摘要：本公开涉及多端口存储器、存储宏和半导体器件。一种多端口存储器包括地址控制电路、存储阵列、数据输入‑输出电路和控制电路，并且通过两个端口输入第一和第二地址信号以及时钟信号。地址控制电路包括第一和第二锁存电路、选择电路、解码电路和字线驱动电路。通过一个端口输入的第一地址信号被输入至第一锁存电路，并且通过另一端口输入的第二地址信号被输入至选择电路。选择电路选择第一和第二地址信号中的一个，第二锁存电路锁存所选地址信号并将所选地址信号输出至解码电路。字线驱动电路基于来自解码电路的输出信号驱动字线。
多端存储器存储半导体器件

[发明专利]多端口存储器和半导体器件-CN201711026896.0有效
发明人： 石井雄一郎 -专利权人：瑞萨电子株式会社
申请日： 2017-10-27 - 公布日： 2023-01-17 - 主分类号： G11C7/10 文献下载
摘要：本发明涉及多端口存储器和半导体器件。在多端口存储器中，第一脉冲信号发生器电路跟随时钟信号的输入而产生第一脉冲信号。第一锁存电路响应于第一脉冲信号的产生将第一起动信号设置为第一状态，并且响应于通过由延迟电路延迟第一起动信号获得的第一被延迟信号将第一起动信号重置为第二状态。第二脉冲信号发生器电路跟随第一被延迟信号的输入产生第二脉冲信号。第一锁存电路响应于第二脉冲信号的产生将第二起动信号设置为第一状态并保持这种状态，并响应于通过由延迟电路延迟第二起动信号获得的第二被延迟信号将第二起动信号重置为第二状态。存储器基于起动信号进行操作。
多端存储器半导体器件

[发明专利]半导体存储装置-CN201680076894.X有效
发明人： 石井雄一郎;田中信二 -专利权人：瑞萨电子株式会社
申请日： 2016-11-14 - 公布日： 2022-10-28 - 主分类号： G11C11/413 文献下载
摘要：半导体存储装置具备：多个存储单元，被配置为矩阵状；字线，对应于存储单元行而被设置；虚设字线，形成于与形成有字线的金属布线层相邻的金属布线层；字驱动电路，驱动字线；以及虚设字驱动电路，基于字线与虚设字线之间的线间电容而对字线进行升压。
半导体存储装置

[发明专利]半导体器件-CN201610704791.5有效
发明人： 石井雄一郎 -专利权人：瑞萨电子株式会社
申请日： 2016-08-22 - 公布日： 2022-05-27 - 主分类号： G11C8/08 文献下载
摘要：辅助驱动器耦合到字线驱动器未耦合到的字线的端部，并且根据字线的另一端部的电压将字线的另一端部耦合到第一电源。
半导体器件

[发明专利]双端口静态随机存取存储器单元-CN201810007557.6有效
发明人：吕添裕;黄俊宪;龙镜丞;郭有策;陈寿贤;新居浩二;石井雄一郎 -专利权人：联华电子股份有限公司;瑞萨电子株式会社
申请日： 2018-01-04 - 公布日： 2022-03-29 - 主分类号： G11C7/10 文献下载
摘要：本发明公开一种双端口静态随机存取存储器单元，其包含一第一电源线、一第一位线以及一第二位线。第一电源线设置于一第一字线及一第二字线之间。第一位线设置于第一电源线及第一字线之间。第二位线设置于第一电源线及第二字线之间。
端口静态随机存取存储器单元

[发明专利]半导体器件-CN202110837496.8在审
发明人：田中信二;石井雄一郎;薮内诚 -专利权人：瑞萨电子株式会社
申请日： 2021-07-23 - 公布日： 2022-02-18 - 主分类号： G11C11/413 文献下载
摘要：本公开涉及半导体器件。提供了包括SRAM的半导体器件，该SRAM能够感测不满足期望特性的有缺陷的存储器单元。该半导体器件包括存储器单元、位线对以及用于从位线对中指定位线的指定电路，该位线对被耦合到存储器单元，并且在读取模式下根据存储器单元的数据使电压向电源电压和地电压改变。在该半导体器件中，布线电容被耦合到由指定电路指定的位线，并且指定位线的电压在测试模式下被设置为电源电压与地电压之间的电压。
半导体器件

[发明专利]半导体装置-CN201510727316.5有效
发明人： 石井雄一郎;宫西笃史;柳泽一正 -专利权人：瑞萨电子株式会社
申请日： 2015-10-30 - 公布日： 2021-11-30 - 主分类号： G06F1/26 文献下载
摘要：本发明涉及一种半导体装置。半导体装置包括在活动模式中接受电力的供应的第一电源线、在活动模式和待机模式中接受电力的供应的第二电源线、与第一和第二电源线耦合的存储器电路，和第一开关，该第一开关在活动模式中将第一电源线与第二电源线电耦合，并且在待机模式中将第一电源线从第二电源线电解耦。该存储器电路包括存储器阵列、周边电路和第二开关。第一开关和第二开关中的每一个都包括第一PMOS晶体管和第二PMOS晶体管。
半导体装置

[发明专利]半导体器件-CN201580077422.1有效
发明人：薮内诚;石井雄一郎 -专利权人：瑞萨电子株式会社
申请日： 2015-06-24 - 公布日： 2021-11-30 - 主分类号： H01L21/8238 文献下载
摘要：根据实施例的半导体器件(1)包括：半导体衬底；在所述半导体衬底上形成的第一阱(15)；在所述半导体衬底上形成的第二阱(15)；在所述第一阱中形成的第一鳍(11)；在所述第二阱中形成的第二鳍(21)；和连接到所述第一鳍和所述第二鳍中的每一个鳍的第一电极(12a)。所述第一阱和所述第一鳍(11)具有相同的导电类型，并且所述第二阱和所述第二鳍(21)具有不同的导电类型。
半导体器件

[发明专利]半导体存储器件-CN201510728351.9有效
发明人：横山佳巧;石井雄一郎 -专利权人：瑞萨电子株式会社
申请日： 2015-10-30 - 公布日： 2021-11-12 - 主分类号： G11C11/413 文献下载
摘要：提供一种半导体存储器件，其中存储器单元在待机模式下可以容易地被设置在适当的电势，同时伴随着用于控制存储器单元的源极线的电势的电路的面积减小。一种半导体存储器件，包括静态型存储器单元和控制电路。该控制电路包括被提供在耦合到驱动晶体管的源极电极的源极线和第一电压之间的第一开关晶体管、与第一开关晶体管并行地提供的第二开关晶体管以及源极线电势控制电路，当存储器单元在操作时，该源极线电势控制电路使得第一开关晶体管和第二开关晶体管导通从而将源极线耦合到第一电压，以及在待机模式下，该源极线电势控制电路将第一开关晶体管设置为非导通并且将第二开关晶体管的栅极电极设置为耦合到源极线。
半导体存储器件

[发明专利]半导体器件、测试程序和测试方法-CN201610022007.2有效
发明人：宫西笃史;石井雄一郎;横山佳巧 -专利权人：瑞萨电子株式会社
申请日： 2016-01-13 - 公布日： 2021-03-19 - 主分类号： G11C29/56 文献下载
摘要：本发明的各个实施例涉及半导体器件、测试程序和测试方法。当执行SRAM的常温筛选测试替代非低温筛选测试时，减少了误杀，并且抑制了由局部偏差引起的缺陷的流出风险。包括字线、位线对、存储器单元以及驱动位线对的驱动电路的SRAM被设置有如下功能：可以在高电平(VDD)电位下驱动位线对中的一个位线，并且在稍高于低电平(VSS)电位的中间电位(VSS+几十mV至一百几十mV)下驱动另一个位线，以便在将数据写入存储器单元时正常写入。
半导体器件测试程序方法

[发明专利]半导体器件-CN201580053349.4有效
发明人：泽田阳平;薮内诚;石井雄一郎 -专利权人：瑞萨电子株式会社
申请日： 2015-03-31 - 公布日： 2021-03-12 - 主分类号： G11C11/412 文献下载
摘要：半导体器件具备SRAM电路。SRAM电路包括呈矩阵状排列有多个存储器单元(MC)的存储器阵列(11)、供各存储器单元(MC)共同连接的接地布线(ARVSS)、以及用于根据动作模式控制接地布线(ARVSS)的电位的第一电位控制电路(16)。第一电位控制电路(16)包括彼此并联连接于赋予接地电位的接地节点(VSS)与接地布线(ARVSS)之间的第一NMOS晶体管(NM10)及第一PMOS晶体管(PM10)。
半导体器件

[发明专利]半导体存储装置及其I/O电路-CN201910910980.1在审
发明人： 石井雄一郎 -专利权人：瑞萨电子株式会社
申请日： 2014-11-24 - 公布日： 2020-02-28 - 主分类号： G11C5/14 文献下载
摘要：一种半导体存储装置包括：SRAM存储单元，其由驱动晶体管、传输晶体管以及负载晶体管组成；I/O电路，其连接与所述存储单元连接的位线；以及工作模式控制电路，用于在恢复待机模式与正常工作模式之间切换所述I/O电路的工作模式。其中，所述I/O电路包括：写入驱动器，用于向所述位线写数据；读出放大器，用于从所述位线读数据；第一开关，插在所述位线与所述写入驱动器之间；第二开关，插在所述位线与所述读出放大器之间；预充电电路，用于对所述位线进行预充电；以及控制电路，用于根据来自所述工作模式控制电路的信号控制所述第一开关、所述第二开关以及所述预充电电路。
半导体存储装置及其电路

[发明专利]半导体存储装置及其I/O电路-CN201410685195.8有效
发明人： 石井雄一郎 -专利权人：瑞萨电子株式会社
申请日： 2014-11-24 - 公布日： 2019-10-29 - 主分类号： G11C11/413 文献下载
摘要：一种半导体存储装置包括：SRAM存储单元，其由驱动晶体管、传输晶体管以及负载晶体管组成；I/O电路，其连接与所述存储单元连接的位线；以及工作模式控制电路，用于在恢复待机模式与正常工作模式之间切换所述I/O电路的工作模式。其中，所述I/O电路包括：写入驱动器，用于向所述位线写数据；读出放大器，用于从所述位线读数据；第一开关，插在所述位线与所述写入驱动器之间；第二开关，插在所述位线与所述读出放大器之间；预充电电路，用于对所述位线进行预充电；以及控制电路，用于根据来自所述工作模式控制电路的信号控制所述第一开关、所述第二开关以及所述预充电电路。
半导体存储装置及其电路

[发明专利]半导体存储器器件-CN201811551957.X在审
发明人：新居浩二;石井雄一郎;泽田阳平;薮内诚 -专利权人：瑞萨电子株式会社
申请日： 2018-12-18 - 公布日： 2019-07-16 - 主分类号： G11C11/417 文献下载
摘要：提供了一种具有低功耗写入辅助电路的半导体存储器器件。半导体存储器器件包括多个字线、多个位线对、多个存储器单元、多个辅助线对、写入驱动器电路、写入辅助电路和选择电路。存储器单元被耦合到字线和位线对，以使得一个存储器单元被耦合到一个字线和一个位线对的方式。辅助线对平行于位线对延伸，以使得一个辅助线对平行于一个位线对延伸的方式。选择电路根据选择信号将从位线对中选择的一个位线对耦合到写入驱动器电路，并且将平行于所选择的位线对延伸的相关联的辅助线对耦合到写入辅助电路。
位线辅助线耦合到半导体存储器器件写入辅助电路存储器单元字线写入驱动器电路平行选择电路个位延伸选择信号低功耗关联

[发明专利]半导体器件-CN201811553812.3在审
发明人： 石井雄一郎 -专利权人：瑞萨电子株式会社
申请日： 2018-12-19 - 公布日： 2019-07-02 - 主分类号： G11C15/04 文献下载
摘要：提供了半导体器件以便在抑制面积增加的同时降低耦合噪声。半导体器件包括：按行和列布置的存储器单元；为第一端口布置且各自对应于存储器单元的相应行而布置的多个第一字线；为第二端口布置且各自对应于存储器单元的相应行而布置的多个第二字线；各自被设置在相应的第一字线上方的多个第一虚设字线；各自被设置在相应的第二字线上方的多个第二虚设字线；驱动第一字线和第二字线的字线驱动器；以及虚设字线驱动器，用于以相反的相位借助于字线驱动器根据来自第一字线和第二字线中的第一字线的驱动来驱动针对相邻第二字线的第二虚设字线、或者借助于字线驱动器根据来自第一字线和第二字线中的第二字线的驱动来驱动针对相邻第一字线的第一虚设字线。
字线虚设字线半导体器件存储器单元字线驱动器驱动驱动器面积增加耦合噪声

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