专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]存储器设备-CN202210354837.0在审
  • 李玟洙;柳民泰;李元锡;赵珉熙 - 三星电子株式会社
  • 2022-04-06 - 2022-10-18 - G11C11/4063
  • 公开了一种存储器设备,包括:基于来自外部设备的行地址来生成字线(WL)控制信号的行解码器;包括连接到字线的存储器单元的第一子阵列;基于与奇数编号的字线相对应的奇数编号的WL控制信号来向字线中奇数编号的字线提供选择电压或非选择电压的第一子字线驱动器(SWD);以及基于与偶数编号的字线相对应的偶数编号的WL控制信号来向字线中偶数编号的字线提供选择电压或非选择电压的第二SWD。第一SWD响应于偶数编号的WL控制信号来向偶数编号的字线的非选择字线施加非选择电压,并且第二SWD响应于奇数编号的WL控制信号来向奇数编号的字线的非选择字线施加非选择电压。
  • 存储器设备
  • [发明专利]半导体存储器件-CN202210110562.6在审
  • 李元锡;柳民泰;宋宇彬;李基硕;李玟洙;赵珉熙 - 三星电子株式会社
  • 2022-01-29 - 2022-08-02 - H01L27/108
  • 一种半导体存储器件,包括:在第一方向上延伸的位线;第一和第二有源图案,在第一方向上交替地设置并在位线上,并且第一和第二有源图案中的每个包括水平部分和垂直部分;第一字线,设置在第一有源图案的水平部分上以与位线交叉;第二字线,设置在第二有源图案的水平部分上以与位线交叉;以及提供在第一和第二字线之间的第一间隙区域中或者在第一和第二有源图案的垂直部分之间的第二间隙区域中的中间结构。彼此相邻的第一和第二有源图案可以被设置成相对于彼此对称。
  • 半导体存储器件
  • [发明专利]半导体存储器装置及制造其的方法-CN202210020435.7在审
  • 柳民泰;严祥训;李基硕;李玟洙;李元锡;赵珉熙 - 三星电子株式会社
  • 2022-01-10 - 2022-07-19 - H01L29/04
  • 提供了一种通过改善界面特性同时减少泄漏电流而性能提高的半导体存储器装置以及制造其的方法。半导体存储器装置包括:导线,其位于衬底上;第一层间绝缘层,其暴露出导线并且在衬底上限定沟道槽;沟道层,其沿着沟道槽的底部和侧表面延伸;第一栅电极和第二栅电极,它们在沟道槽中彼此间隔开;第一栅极绝缘层,其位于沟道层与第一栅电极之间;以及第二栅极绝缘层,其位于沟道层与第二栅电极之间。沟道层包括顺序地堆叠在导线上的第一氧化物半导体层和第二氧化物半导体层。第一氧化物半导体层的结晶度大于第二氧化物半导体层的结晶度。
  • 半导体存储器装置制造方法
  • [发明专利]半导体存储装置-CN202110335193.6在审
  • 赵珉熙;朴玄睦;宋宇彬;李玟洙;李元锡 - 三星电子株式会社
  • 2021-03-29 - 2022-01-11 - H01L27/11517
  • 提供了一种半导体存储装置。所述装置可以包括:下栅极线,所述下栅极线设置在衬底上并且沿第一方向延伸;上栅极线,所述上栅极线与所述下栅极线垂直交叠并且沿所述第一方向延伸;第一电容器,所述第一电容器设置在所述下栅极线和所述上栅极线之间;第二电容器,所述第二电容器设置在所述下栅极线和所述上栅极线之间并且在所述第一方向上与所述第一电容器间隔开;下半导体图案,所述下半导体图案设置为穿过所述下栅极线并且连接到所述第一电容器;上半导体图案,所述上半导体图案设置为穿过所述上栅极线并且连接到所述第二电容器;以及下绝缘图案,所述下绝缘图案设置在所述第二电容器和所述下栅极线之间以覆盖所述第二电容器的底表面的整个区域。
  • 半导体存储装置
  • [发明专利]三维半导体器件-CN202011460967.X在审
  • 李玟洙;李基硕;宋珉宇;吴贤实;赵珉熙 - 三星电子株式会社
  • 2020-12-11 - 2021-06-18 - H01L27/108
  • 一种三维半导体器件,包括:第一沟道图案,其位于衬底上并与衬底间隔开,第一沟道图案具有第一端和第二端以及在第一端与第二端之间连接的第一侧壁和第二侧壁,第一端和第二端在与衬底的顶表面平行的第一方向上彼此间隔开,第一侧壁和第二侧壁在与衬底的顶表面平行的第二方向上彼此间隔开,第二方向与第一方向相交;位线,其与第一沟道图案的第一端接触,位线在与衬底的顶表面垂直的第三方向上延伸;以及第一栅电极,其与第一沟道图案的第一侧壁相邻。
  • 三维半导体器件

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