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[发明专利]基于传输线行波量化的超高速时间编码器及编码方法-CN202110638493.1有效
发明人： 朱樟明;梁鸿志;刘术彬;丁瑞雪 -专利权人：西安电子科技大学
申请日： 2021-06-08 - 公布日： 2022-05-24 - 主分类号： G04F10/00 文献下载
摘要：本发明提供的一种基于传输线行波量化的超高速时间编码器及编码方法，通过设计差分时钟传输线作为延迟基准，将一对固定时钟信号的频率设置为采样保持频率的两倍，将TCD输出两个上升沿TCD_OUTP和TCD_OUTN之间的时间差ΔT通过放电通路控制在0～π/f_tline范围内，从而当时间差ΔT小于传输线上相邻输出口TAP之间的行波传输时间，则相位差检测输出则为全0数字码，而当时间差ΔT等于π/f_tline，则两次相位差检测电路输入相差180°，故输出为全1数字码，其中输出数字码1的数量和时间差ΔT的差值成线性正比，从而实现以传输线延时为基准的TDC量化编码方式。
基于传输线行波量化超高速时间编码器编码方法

[发明专利]基于TSV的阶梯型窄带压电薄膜体声波滤波器-CN202111601115.2在审
发明人：王凤娟;张定熙;余宁梅;杨媛;朱樟明;尹湘坤 -专利权人：西安理工大学
申请日： 2021-12-24 - 公布日： 2022-05-17 - 主分类号： H03H9/54 文献下载
摘要：本发明公开了一种基于TSV的阶梯型窄带压电薄膜体声波滤波器，包括硅衬底，硅衬底上设有二氧化硅支撑层，二氧化硅支撑层的上方分布有若干个压电薄膜体声波谐振器。本发明不仅能够有效减少滤波器的体积，同时提高滤波器的性能。
基于 tsv 阶梯窄带压电薄膜声波滤波器

[发明专利]基于TSV的三维集成低噪声放大器-CN202111601120.3在审
发明人：王凤娟;任嘉硕;余宁梅;杨媛;朱樟明;尹湘坤 -专利权人：西安理工大学
申请日： 2021-12-24 - 公布日： 2022-05-17 - 主分类号： H03F1/26 文献下载
摘要：本发明公开了一种基于TSV的三维集成低噪声放大器，包括两个TSV NMOS管MOS1、MOS2，三个TSV电感L1、TSV电感L2、TSV电感L3，三个TSV电容C1、TSV电容C2、TSV电容C3、一个电阻R1、电源VDD、地信号GND。本发明提高了LNA的集成度，降低LNA的延迟以及功耗。
基于 tsv 三维集成低噪声放大器

[发明专利]一种用于UWB系统的高速采样缓冲器电路-CN202111566914.0在审
发明人：刘马良;罗朋;王子彧;张乘浩;朱樟明;杨银堂 -专利权人：西安电子科技大学重庆集成电路创新研究院
申请日： 2021-12-20 - 公布日： 2022-05-13 - 主分类号： H03M1/12 文献下载
摘要：本发明公开了一种用于UWB系统的高速采样缓冲器电路，包括驱动模块、栅压自举开关模块和采样模块，其中，驱动模块用于输入待采样差分信号并降低待采样差分信号的输出阻抗，以提高后续对栅压自举开关模块和采样模块的驱动能力；栅压自举开关模块用于控制采样开关的打开和闭合，控制采样开关的栅压变化跟踪在驱动模块的输出差分信号的变化并使采样开关的栅源电压在输出差分信号变化的过程中保持恒定；采样模块用于在采样开关打开时对待采样差分信号进行采样，以获得采样信号。该缓冲器电路由驱动模块、栅压自举开关模块和采样模块，驱动模块由高线性度的共漏极放大器构成，提高了采样电路的线性度，采样模块与驱动模块采用电荷翻转型结构实现采样。
一种用于 uwb 系统高速采样缓冲器电路

[发明专利]基于三维集成技术的共模噪声抑制滤波器-CN202111604861.7在审
发明人：王凤娟;侯仓仓;余宁梅;杨媛;朱樟明;尹湘坤 -专利权人：西安理工大学
申请日： 2021-12-24 - 公布日： 2022-05-13 - 主分类号： H01L23/64 文献下载
摘要：本发明公开了一种基于三维集成技术的共模噪声抑制滤波器，包括七个顶部RDL螺旋电感，七个顶部RDL螺旋电感的下方连接四个TSV电容。本发明能在实现共模噪声基本性能的同时，整体结构紧凑，集成度高。
基于三维集成技术噪声抑制滤波器

[发明专利]基于传输线相位对冲量化的超高速时间编码器及编码方法-CN202110639532.X有效
发明人： 朱樟明;梁鸿志;刘术彬;丁瑞雪 -专利权人：西安电子科技大学
申请日： 2021-06-08 - 公布日： 2022-05-13 - 主分类号： G04F10/00 文献下载
摘要：本发明提供的一种于传输线相位对冲量化的超高速时间编码器及编码方法，通过设计延迟基准传输线作为延迟基准，将一对固定时钟信号的频率设置为采样保持频率的两倍。将TCD输出时间差ΔT通过放电通路控制在0～π/f_tline范围内，从而当时间差ΔT小于传输线上相邻输出口TAP之间的行波传输时间，则相位差检测输出则为全0数字码，而当时间差ΔT等于π/f_tline，则两次相位差检测电路输入相差180°，故输出为全1数字码。利用采样时钟和基准时钟传输方向相反，再用对应的端口进行编码从而降低功耗，避免时钟间的不匹配造成的有效位数降低，从而实现以传输线相位对冲量化的TDC量化编码方式。
基于传输线相位对冲量化超高速时间编码器编码方法

[发明专利]一种基于保持误差校正技术的高精度电容电压变换器-CN202111459416.6在审
发明人：钟龙杰;商鹏鹏;刘术彬;朱樟明;梁宇华;沈易 -专利权人：西安电子科技大学
申请日： 2021-12-01 - 公布日： 2022-05-03 - 主分类号： H03K19/0175 文献下载
摘要：本发明公开了一种基于保持误差校正技术的高精度电容电压变换器，包括：电压激励源、外部电容传感器、共模电荷控制器、差分电荷放大器、增益误差矫正器、保持误差矫正器；电压激励源用于产生激励信号以激发外部电容传感器产生电荷信号；共模电荷控制器用于吸收电荷信号中的共模分量，以抑制共模电荷干扰；差分电荷放大器用于将电荷信号的差分分量转换为电压信号；增益误差矫正器用于对差分电荷放大器产生的增益误差进行矫正；保持误差矫正器用于对增益误差矫正器中的保持误差进行矫正。本发明能够抑制保持误差带来的输出电压损失，提高增益精度。
一种基于保持误差校正技术高精度电容电压变换器

[发明专利]一种三维集成电路的快速去耦方法及装置-CN202111555482.3在审
发明人：董刚;智常乐;朱樟明;杨银堂 -专利权人：西安电子科技大学
申请日： 2021-12-17 - 公布日： 2022-05-03 - 主分类号： G06F30/3308 文献下载
摘要：本发明公开了一种三维集成电路的快速去耦方法，包括：对三维集成电路进行建模，得到等效电路模型；根据等效电路模型构建基于WLP‑FDTD的时域方程组；对所述等效电路模型施加噪声电流激励，并利用时域方程组计算SSN，同时根据电路状态更新SSN；当SSN的峰峰值大于期望值时，选取不同的去耦电容，并利用时域方程组分别对每个去耦电容值下的SSN进行扫描计算；选取SSN的峰峰值最小时对应的去耦电容值作为最优去耦电容，以对三维集成电路进行去耦。该方法能够实现对结构复杂的三维集成电路进行快速的时域噪声分析，并依此来确定电路的最优去耦电容值，且该方法的准确度较高，避免了三维集成电路过度设计造成的芯片面积浪费。
一种三维集成电路快速方法装置

[发明专利]一种基于TSV的并联开路短截线型宽带带阻滤波器-CN202110357179.6有效
发明人：王凤娟;张凯;余宁梅;杨媛;朱樟明;尹湘坤 -专利权人：西安理工大学
申请日： 2021-04-01 - 公布日： 2022-05-03 - 主分类号： H01P1/209 文献下载
摘要：本发明公开了一种基于TSV的并联开路短截线型宽带带阻滤波器，包括金属线RDL，金属线RDL上连接有谐振器，谐振器为若干个TSV圆柱，TSV圆柱均与金属线RDL互联，金属线RDL的两端分别设置有RDL输入端和RDL输出端，在减少滤波器的面积后并且拥有的集成度，提高了滤波器的独立性。
一种基于 tsv 并联开路线型宽带带阻滤波器

[发明专利]一种晶圆级可重构Chiplet集成结构-CN202210093584.6在审
发明人：单光宝;郑彦文;杨子锋;朱樟明;李国良;饶子为;孟宝平 -专利权人：西安电子科技大学
申请日： 2022-01-26 - 公布日： 2022-04-29 - 主分类号： H01L25/065 文献下载
摘要：本申请属于半导体封装技术领域，具体涉及一种晶圆级可重构Chiplet集成结构，该集成结构包括管壳、第一基板、RDL、第二基板、腔室、功能Chiplet、可重构拓扑网络、通孔、第三基板、Chiplet通信网络、第四基板、微凸点、焊球。该集成结构从上到下依次为第三基板和第四基板和Chiplet通信网络、第二基板和腔室和功能Chiplet和可重构拓扑网络和通孔、微凸点、第一基板和RDL、焊球。管壳设置在第四基板的上侧，且侧端与第一基板固定连接。采用晶圆级可重构Chiplet集成结构，可实现由传统的基于SoC的集成技术高成本、低良率、设计难度大向的设计范式向基于晶圆级更大规模、更高效率、更低设计难度的Chiplet集成方向转变，通过可重构技术进一步增晶圆级Chiplet复用率，大幅降低制造成本。
一种晶圆级可重构 chiplet 集成结构

[发明专利]一种基于环形放大器的MDAC-CN202111517920.7在审
发明人：刘术彬;曹越;韩昊霖;安泽帅;丁瑞雪;朱樟明 -专利权人：西安电子科技大学重庆集成电路创新研究院
申请日： 2021-12-13 - 公布日： 2022-04-22 - 主分类号： H03M1/12 文献下载
摘要：本发明公开了一种基于环形放大器的MDAC，该MDAC呈上下对称的伪差分结构，本实施例的环形放大器没有内部极点，相比传统多级米勒补偿运放，在实现相同带宽下所用功耗更低，即能效更高；并且本发明的环形放大器在第三级引入增益补偿MOS管，在输出电压接近电源轨时，增益补偿MOS管形成的正反馈机制会补偿输出电压接近电源轨时的增益下降，从而得到一个范围更大更平坦的开环增益与输出电压的曲线，相比传统运放，在相同的线性度指标下，本实施例的环形放大器的输出摆幅更大。同时本发明的环形放大器在电源轨之间堆叠的MOS管最多是三个，适用于低压的先进工艺。
一种基于环形放大器 mdac

[发明专利]一种基于硅通孔电感器的无线功率传输电路-CN202010170283.X有效
发明人：钱利波;钱科芳;朱樟明;王伦耀;夏银水 -专利权人：宁波大学
申请日： 2020-03-12 - 公布日： 2022-04-22 - 主分类号： H02J50/12 文献下载
摘要：本发明公开的基于硅通孔电感器的无线功率传输电路，包括发射端和接收端，发射端包括输入电压源、谐振电容和谐振电感，接收端包括平面金属电感器、第一电容、第一整流器、第一整流电感、垂直硅通孔电感器、第二电容、第二整流器、第二整流电感、负载电容和负载电阻；本发明采用具有特定结构的垂直硅通孔电感器与平面金属电感器构成的正交线圈作为无线功率传输电路接收端的接收线圈，并通过第一整流电感和第二整流电感对第一整流器和第二整流器输出的电流进行相加求和，电路元件个数少，无需增加额外的补偿电路，可提高无线功率传输电路在线圈偏移情况下的负载接收功率，具有工艺兼容性好、电路结构简单、抗线圈偏移能力强与电源传输效率高的优点。
一种基于硅通孔电感器无线功率传输电路

[发明专利]一种基于硅通孔技术的定向耦合器-CN202110297239.X有效
发明人：王凤娟;肖洒;余宁梅;杨媛;朱樟明;尹湘坤 -专利权人：西安理工大学
申请日： 2021-03-19 - 公布日： 2022-04-15 - 主分类号： H01P5/18 文献下载
摘要：本发明公开了一种基于硅通孔技术的定向耦合器，包括从上至下依次设置的上氧化层、硅衬底及下氧化层，硅衬底的中心处分别沿竖直方向设置有相互平行的TSV‑I和TSV‑II，TSV‑I的上下两端分别沿水平方向设置有上层RDL‑I和下层RDL‑I，TSV‑II的上下两端分别沿水平方向设置有上层RDL‑II和下层RDL‑II；TSV‑I和TSV‑II的铜柱外壁均包覆有氧化隔离层，掩埋于硅衬底中。本发明采用硅通孔技术大大缩小了传统微带定向耦合器的体积，实现了耦合器的小型化，且具有较好的高频特性，可以在太赫兹频率下工作。
一种基于硅通孔技术定向耦合器

[发明专利]一种适用于数字LDO的时钟产生电路-CN202111478754.4在审
发明人：钱利波;辛明宇;夏桦康;夏银水;朱樟明 -专利权人：宁波大学
申请日： 2021-12-06 - 公布日： 2022-04-12 - 主分类号： H03K5/135 文献下载
摘要：本发明公开了一种适用于数字LDO的时钟产生电路，包括启动模块、状态比较模块和时钟稳定模块；该时钟产生电路采用自循环的方式控制数字LDO工作，不需要外部时钟信号。生成的时钟信号链以流水线模式在前一个模块信号处理完毕后，自动触发生成下一个模块的工作脉冲，大幅加快了电路运行速度，减小了电路的静态功耗，也避免了PVT造成的信号采样错误问题；该时钟产生电路生成的时钟频率由电路的整体延时大小决定，时钟频率可高达300MHz，可以有效地增强数字LDO电路的瞬态响应性能。
一种适用于数字 ldo 时钟产生电路

[发明专利]一种RDL电感补偿的硅通孔定向耦合器-CN202110297244.0有效
发明人：王凤娟;肖洒;余宁梅;杨媛;朱樟明;尹湘坤 -专利权人：西安理工大学
申请日： 2021-03-19 - 公布日： 2022-04-12 - 主分类号： H01P5/18 文献下载
摘要：本发明公开了一种RDL电感补偿的硅通孔定向耦合器，包括硅衬底，沿硅衬底的中心轴线两侧分别对称设有通孔，两个通孔内分别采用铜材料填充，二氧化硅作为铜和硅衬底之间的隔离层，即TSV‑I和TSV‑II，TSV‑I的上端连接输入臂的一端，输入臂的另一端连接RDL电感I；TSV‑I的下端连接直通臂的一端，直通臂的另一端连接RDL电感II；TSV‑II的上端连接耦合臂的一端，耦合臂的另一端连接RDL电感III，TSV‑II的下端连接隔离臂的一端，隔离臂的另一端连接RDL电感IV；本发明解决了目前定向耦合器存在的耦合度、隔离度不高且调试困难、生产环节复杂的问题。
一种 rdl 电感补偿硅通孔定向耦合器