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[发明专利]半导体结构及其制造方法-CN201510216400.0有效
发明人：赖二琨;施彦豪 -专利权人：旺宏电子股份有限公司
申请日： 2015-04-30 - 公布日： 2019-06-14 - 主分类号： H01L23/485 文献下载
摘要：本发明公开了一种半导体结构及其制造方法。这种半导体结构包括一基板、多个叠层、多个存储器层、多个通道层、及多个连接部。叠层设置于基板上。叠层分别包括交替叠层的导电层及绝缘层。存储器层分别设置于叠层的侧壁上。通道层分别设置于存储器层上，通道层分别包括暴露出的一表面。连接部分别将所述通道层各自的表面连接至基板。
半导体结构及其制造方法

[发明专利]存储器结构及其制造方法-CN201510098924.4有效
发明人：叶腾豪;施彦豪;胡志玮 -专利权人：旺宏电子股份有限公司
申请日： 2015-03-06 - 公布日： 2019-01-11 - 主分类号： H01L27/115 文献下载
摘要：本发明公开了在此提供一种存储器结构及其制造方法。这种存储器结构包括一基板、多个叠层、多个存储器层、一导电材料及多个导线。叠层位于基板上。叠层通过多个沟槽彼此分离。叠层分别包括交替堆栈的多个导电串线及多个绝缘串线。存储器层分别共形覆盖叠层。导电材料位于沟槽中及叠层上。在沟槽中的导电材料在这些沟槽各者中形成一或多个孔洞。导线位于导电材料上。导线分别包括一第一部分及一第二部分，第一部分及第二部分彼此连接，第一部分沿着垂直于叠层的延伸方向的方向延伸，第二部分沿着叠层的延伸方向延伸。
存储器结构及其制造方法

[发明专利]三维叠层半导体结构及其制造方法-CN201410808686.7有效
发明人：赖二琨;施彦豪 -专利权人：旺宏电子股份有限公司
申请日： 2014-12-23 - 公布日： 2018-12-28 - 主分类号： H01L27/11578 文献下载
摘要：本发明公开了一种三维叠层半导体结构及其制造方法，该三维叠层半导体结构，包括：多个叠层垂直形成于一基板上且相互平行，一介电层形成于叠层上；多个导电塞独立形成于介电层处；和一金属氧化物半导体(MOS)层形成于介电层上。这些叠层其中之一包括多个多层柱体，各多层柱体包括多层绝缘层和多层导电层交替叠层而成。MOS层包括多个MOS结构分别与导电塞电性连接，以做为层选择器而选择和译码待操作的层平面。
三维半导体结构及其制造方法

[发明专利]用于三维装置具有多个垂直延伸的导体的装置及制造方法-CN201310581646.9有效
发明人： 施彦豪;吕函庭 -专利权人：旺宏电子股份有限公司
申请日： 2013-11-18 - 公布日： 2017-11-03 - 主分类号： H01L45/00 文献下载
摘要：本发明公开了一种用于三维装置具有多个垂直延伸的导体的装置及制造方法，三维(three dimensional，3D)电路中的导体可透过两段式刻蚀处理来形成。此3D电路包含具多个垂直延伸于高长宽比沟道之中的水平线。此处理包括提供一衬底，此衬底具有多个间隔开的叠层；在这些间隔开的叠层之间，形成一垂直柱图样；以及形成一水平线图样于这些间隔开的叠层上的导体材料本体上，这些水平线是连接垂直柱图样中的多个垂直柱。导体材料可沉积于这些间隔开的叠层上。一第一刻蚀处理可用来形成垂直柱图样。一第二刻蚀处理可用来形成水平线图样。这些导体可作为3D存储器中的位线或字线。
用于三维装置具有垂直延伸导体制造方法

[发明专利]半导体结构与其制造方法-CN201210417273.7有效
发明人：叶腾豪;施彦豪 -专利权人：旺宏电子股份有限公司
申请日： 2012-10-26 - 公布日： 2017-08-04 - 主分类号： H01L29/423 文献下载
摘要：一半导体结构具有一第二部分，所述第二部分的一侧具有一附加物，且所述附加物沿着第二部分的纵向突出。所述的半导体结构进一步包含一闸极线与所述第二部分的纵向平行，其中闸极线的长度与第二部分的纵向长度等长。
半导体结构与其制造方法

[发明专利]集成电路装置及其制造方法-CN201310025615.5有效
发明人：吕函庭;萧逸璿;陈士弘;施彦豪 -专利权人：旺宏电子股份有限公司
申请日： 2013-01-23 - 公布日： 2017-07-28 - 主分类号： H01L27/11573 文献下载
摘要：本发明公开了一种集成电路装置及其制造方法，该集成电路装置包括一衬底，衬底包括一第一区与一第二区。一凹处形成于第一区中。一具有交替排列的多个有源层与多个绝缘层的叠层沉积在凹处中。叠层包括一特定绝缘层，特定绝缘层具有一第一厚度，其中第一厚度、有源层的厚度以及叠层中的其他绝缘层的厚度的总和实质上等于凹处的深度。第一厚度与叠层中除了该特定绝缘层外的其他绝缘层的厚度的差值是在凹处的深度、有源层的厚度以及绝缘层的厚度的工艺差异的范围内。装置包括一平坦化表面，平坦化表面位在第一区与第二区之上，其中最上层的有源层的上表面低于平坦化表面。
集成电路装置及其制造方法

[发明专利]包括载子供应的半导体阵列排列-CN201310341386.8有效
发明人：胡志玮;叶腾豪;施彦豪 -专利权人：旺宏电子股份有限公司
申请日： 2013-08-07 - 公布日： 2017-07-14 - 主分类号： H01L27/11551 文献下载
摘要：本发明公开了一种包括载子供应的半导体阵列排列，是透过一空穴载子供应用于一存储器的薄膜晶体管基材存储装置。空穴载子供应可包括具有一第一端和一第二端的一二极管。一NAND串行由一第一末端上的一第一开关耦接于一位线，一第二末端上的一第二开关耦接于该二极管的该第一端。可个别驱动的一第一源极线和一第二源极线分别耦接于该二极管的该第一端和该第二端。耦接于第一、第二源极线的一电路是依据操作模式以不同偏压条件，包括顺向偏压条件或逆向偏压条件，对第一、第二源极线进行偏压。
包括供应半导体阵列排列

[发明专利]3DNAND存储器装置及其操作方法-CN201310409202.7有效
发明人： 施彦豪;萧逸璿 -专利权人：旺宏电子股份有限公司
申请日： 2013-09-10 - 公布日： 2017-01-11 - 主分类号： H01L27/115 文献下载
摘要：本发明公开了一种半导体装置及其操作方法，该半导体装置包含多个有源位条状物，在该多个有源位条状物中，一端处连接耦合到一接垫，在另一端处通过一导线而相连。该装置包含多个存储单元相交于多个有源位条状物与多个字线上。该装置包含多个位串选择结构，该多个位串选择结构指位于该多个有源位条状物的多个侧栅极而这些侧栅极被配置成一交错状。该装置包含控制电路，该控制电路被配置以通过施加一接通电压到两个相邻且交错的位串选择结构而接通一特定有源位条状物，并且该控制电路被配置以通过施加一关断偏压到至少一个相邻且交错的位串选择结构而关断第二个有源位条状物。该关断偏压施加到该至少一相邻且交错位串选择结构可以是一接地电压、一非负电压、一浮动状态。
dnand 存储器装置及其操作方法

[发明专利]3D阵列的大马士革半导体装置及其形成方法-CN201410085151.1有效
发明人：赖二琨;施彦豪;李冠儒 -专利权人：旺宏电子股份有限公司
申请日： 2014-03-10 - 公布日： 2016-10-19 - 主分类号： H01L21/768 文献下载
摘要：本发明公开了一种3D阵列的大马士革半导体装置及其形成方法，于此半导体装置中，互补的字线或位线的构造包括位于间隔开的隆起部之间大高宽比的沟道的大马士革特征，沟道的大马士革特征是沿第二方向延伸。大马士革导体可利用双图案化的掩模来刻蚀亚光刻的牺牲线，形成填充物于牺牲线上，然后移除牺牲线来留下填充物中作为大马士革模型的沟道来形成，并利用导体材料填充沟道。存储器单元是沉积在位线或字线的叠层与跨过叠层的字线或位线之间的交错点处，而形成3D存储器阵列。于一方向，3D存储器包括介电电荷捕捉存储器单元、电荷捕捉层、与高介电常数的阻挡介电层，介电电荷捕捉存储器单元具有能隙设计的隧穿层，且导体材料包括高功函数材料。
阵列大马士革半导体装置及其形成方法

[发明专利]多层存储器阵列及其制作方法-CN201410254320.X在审
发明人：叶腾豪;胡志玮;施彦豪 -专利权人：旺宏电子股份有限公司
申请日： 2014-06-10 - 公布日： 2015-12-23 - 主分类号： H01L21/8246 文献下载
摘要：本发明公开了一种多层存储器阵列及其制作方法，该存储器阵列包括：沿着第一方向延伸的多个脊状多层叠层以及形成于多个脊状多层叠层顶部的硬掩模层。此硬掩模层包括：分别垂直地对准多个脊状多层叠层的多个条带，分别沿着与第一方向直交的第二方向连结相邻的条带的多个连接桥以及位于多个连接桥与多个条带之间的多个硬掩模通孔。
多层存储器阵列及其制作方法

[发明专利]一种储存装置的制造方法-CN201410653465.7在审
发明人： 施彦豪;陈治平;赖昇志 -专利权人：旺宏电子股份有限公司
申请日： 2014-11-14 - 公布日： 2015-08-26 - 主分类号： H01L27/115 文献下载
摘要：本发明公开了一种储存装置的制造方法，包括：数层的第一导电材料是被刻蚀以界定在第一组沟槽的左右的第一组叠层的导电条带，于此，一叠层具有大于目标宽度的两倍的宽度。第一储存层是形成于第一组沟槽中的导电条带的侧表面上，而第二导电材料的第一层是形成在第一储存层上面。第一组叠层是被刻蚀以界定在第二组沟槽之间的第二组叠层的导电条带，其中，一叠层具有等于目标宽度的宽度。第二储存层是形成于第二组沟槽中的导电条带的侧表面上，而第二导电材料的第二层是形成在第二储存层上面。
一种储存装置制造方法

[实用新型]超音波清洁装置及其设备-CN201420800241.X有效
发明人： 施彦豪;蓝云君 -专利权人： 施彦豪;蓝云君
申请日： 2014-12-16 - 公布日： 2015-05-13 - 主分类号： D06F19/00 文献下载
摘要：一种超音波清洁装置及其设备，超音波清洁装置应用于一桶体，桶体包括一开口且可盛装一液体及待清洗物，超音波清洁装置包括一超音波震荡器及一壳体。壳体与超音波震荡器结合，并供架设于桶体的开口处。本实用新型还提供一种具有上述超音波清洁装置的超音波清洁设备，藉由上述的构造，超音波震荡器震动液体，藉以清洁液体中的待清洗物，且超音波震荡器与桶体底部距离固定，以产生最佳共振效果，增强超音波强度。
超音波清洁装置及其设备

[发明专利]集成电路及其操作方法-CN201310482109.9在审
发明人：叶腾豪;吕函庭;施彦豪;谢志昌;胡志玮 -专利权人：旺宏电子股份有限公司
申请日： 2013-10-16 - 公布日： 2015-04-29 - 主分类号： H01L23/522 文献下载
摘要：本发明公开了一种集成电路及其操作方法，该集成电路包括一叠层结构及一导电结构；叠层结构包括一导电条纹；导电结构位于叠层结构上方，并电性连接至导电条纹；导电结构与导电条纹在不同组的对应点之间根据基轴具有不同的间隙距离。
集成电路及其操作方法

[发明专利]存储装置及其制造方法-CN201310382680.3在审
发明人：萧逸璿;施彦豪;陈士弘;吕函庭 -专利权人：旺宏电子股份有限公司
申请日： 2013-08-28 - 公布日： 2015-03-18 - 主分类号： H01L27/105 文献下载
摘要：本发明公开了一种存储装置及其制造方法。该存储装置包括一衬底、一三维存储阵列(3Dmemory array)、一周边电路(periphery circuit)以及一导电连接结构(conductive connection structure)。三维存储阵列及周边电路叠层设置于衬底上。周边电路包括一图案化金属层及一接触结构(contact structure)，接触结构电性连接于图案化金属层。导电连接结构电性连接于图案化金属层，三维存储阵列经由导电连接结构电性连接至周边电路。
存储装置及其制造方法

[发明专利]垂直沟道存储器及其制造方法与应用其的操作方法-CN201410442520.8在审
发明人：徐子轩;吕函庭;施彦豪;吴家伟 -专利权人：旺宏电子股份有限公司
申请日： 2007-09-20 - 公布日： 2015-01-14 - 主分类号： H01L29/78 文献下载
摘要：一种垂直沟道存储器，包括一衬底、一沟道、一覆盖层、一电荷捕捉层、一第一端及一第二端。沟道凸出于衬底上，覆盖层设置于沟道上，覆盖层与沟道实质上具有相同宽度。电荷捕捉层设置于覆盖层及沟道的两垂直表面上。栅极设置于电荷捕捉层上，并位于沟道的两垂直表面上，第一端及第二端分别相对于栅极位于沟道的两侧上。
垂直沟道存储器及其制造方法应用操作方法

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