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[发明专利]薄膜基半导体装置和形成薄膜基半导体装置的方法-CN202110186431.1有效
发明人：冯陈刚;李汉和;邵艳霞;廖国盛 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2021-02-10 - 公布日： 2023-10-27 - 主分类号： H01L23/64 文献下载
摘要：本发明涉及薄膜基半导体装置和形成薄膜基半导体装置的方法，根据各种实施例，半导体装置可包括设置在第一层间介电层内的薄膜、掩模区域和接触塞。掩模区域可设于薄膜上方，在第一层间介电层内。掩模区域可被构造成具有比第一层间介电层更高的蚀刻速率。接触塞可从第二层间介电层沿垂直轴延伸至薄膜。接触塞的底部部分可被掩模区域包围。接触塞的底部部分可包括沿至少基本上正交于垂直轴的水平面延伸的横向构件。横向构件可与薄膜接触。
薄膜半导体装置形成方法

[发明专利]具有改进的击穿电压的高电压MOSFET器件-CN202310251692.6在审
发明人： A·杜塔;V·S·乔帕利;R·克里希纳萨米 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2023-03-10 - 公布日： 2023-09-12 - 主分类号： H01L29/78 文献下载
摘要：本申请涉及具有改进的击穿电压的高电压MOSFET器件，根据各种实施例，提供一种MOSFET器件。MOSFET器件可以包括衬底；第一掺杂区域，设置于衬底中；第二掺杂区域，设置于衬底中，其中，第一掺杂区域与第二掺杂区域彼此横向相邻；第三掺杂区域，设置于第一掺杂区域中；第四掺杂区域，设置于第二掺杂区域中；栅极，设置于衬底上、在第一掺杂区域与第二掺杂区域上方以及在第三掺杂区域与第四掺杂区域间；以及至少一个高电阻区域，嵌入至少第二掺杂区域中，其中，第一掺杂区域具有第一导电类型，其中，第二掺杂区域、第三掺杂区域和第四掺杂区域具有第二导电类型，其中，第一导电类型与第二导电类型不同。
具有改进击穿电压 mosfet 器件

[发明专利]STT-MRAM覆晶磁屏蔽及其制造方法-CN201811479247.0有效
发明人：布山·巴拉特;谭宇邦;岑柏湛;易万兵 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2018-12-05 - 公布日： 2023-08-11 - 主分类号： H10N50/01 文献下载
摘要：本发明涉及STT‑MRAM覆晶磁屏蔽及其制造方法，提供数种在覆晶封装件内磁屏蔽垂直STT‑MRAM结构的所有六面的方法及所产生的装置。数个具体实施例包括：在晶圆的上表面及铝焊垫的外部上方形成钝化堆栈；在该钝化堆栈上方形成聚合物层；在该铝焊垫、该聚合物层的数个部分上方且沿着该聚合物层的侧壁形成UBM层；在该UBM层上方形成T形铜柱；在该T形铜柱上方形成μ‑凸块；将该晶圆切成多个晶粒；在各晶粒的底面上方形成环氧树脂层；在该环氧树脂层上方且沿着各晶粒、该环氧树脂层、该钝化堆栈及该聚合物层的侧壁形成磁屏蔽层；以及使该μ‑凸块连接至具有数个BGA球的封装衬底。
stt mram 覆晶磁屏蔽及其制造方法

[发明专利]具有存储单元的集成电路及其产生方法-CN201810652382.4有效
发明人：布山·巴拉特;陈元文;岑柏湛;蒋懿;易万兵 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2018-06-22 - 公布日： 2023-08-01 - 主分类号： H10B61/00 文献下载
摘要：本发明涉及具有存储单元的集成电路及其产生方法，所提供的是集成电路及其产生方法。在一例示性具体实施例中，集成电路包括具有埋置型绝缘体层、及上覆于该埋置型绝缘体层的主动层的衬底。晶体管上覆于该埋置型绝缘体层，并且存储单元下伏于该埋置型绝缘体层。如此，该存储单元与该晶体管位在该埋置型绝缘体层的相反面上。
具有存储单元集成电路及其产生方法

[发明专利]ESD保护电路及其制造方法-CN201811136885.2有效
发明人： Y·F·M·索拉罗;C·E·吉尔;蔡宗哲 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2018-09-28 - 公布日： 2023-07-21 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及ESD保护电路及其制造方法，提供使用在源极区中的嵌入平缓PN接面形成高电压ESD GGNMOS的方法与所产生的装置。数个具体实施例包括有一衬底的一装置，该衬底包括有一ESD保护电路的一装置区；在该装置区上面的一栅极；在该装置区中的一源极区，其具有在该栅极的第一侧上横向分离的一N+植入物与一P+植入物；以及在该装置区中的一漏极区，其在该栅极与该第一侧相反的第二侧上。
esd 保护电路及其制造方法

[发明专利]用于ESD的使用隔离的高电压PNP及其制造方法-CN201810920427.1有效
发明人： Y·F·M·索拉罗;施路迪;蔡宗哲;C·E·吉尔 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2018-08-14 - 公布日： 2023-07-18 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及用于ESD的使用隔离的高电压PNP及其制造方法，提供一种形成HV横向PNP BJT的方法，该HV横向PNP BJT具有拉回隔离结构与覆盖NW+HVNDDD基极区的一部分及集极延伸部(HVPDDD)的一部分的多晶硅栅极，及所产生的装置。数个具体实施例包括：在一p‑sub的一部分中形成一DVNWELL；在该DVNWELL的一部分中形成一HVPDDD；在该HVPDDD的一部分中形成一LVPW；在该DVNWELL的一部分中形成横向分离的第一NW及第二NW，该第一NW及该第二NW与该HVPDDD横向分离；分别在该第一NW及该第二NW与该LVPW的上部中形成N+基极、P+射极及P+集极；分别在该DVNWELL、该HVPDDD及该LVPW的一部分中形成在该P+射极与该P+集极之间的一STI结构；以及在该STI结构上面形成一SAB层。
用于 esd 使用隔离电压 pnp 及其制造方法

[发明专利]用于ESD保护的高保持高电压FET及其制造方法-CN201810550609.4有效
发明人： Y·F·M·索拉罗;V·S·肖帕里;C·E·吉尔 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2018-05-31 - 公布日： 2023-07-18 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及用于ESD保护的高保持高电压FET及其制造方法，提供一种在源极侧形成具有自对准P+植入物与LVPW区的LDMOS的方法、以及所产生的装置。具体实施例包括形成位在p型衬底中的DNWELL；形成位在该DNWELL中的PWHV；形成位在该DNWELL中的NW；形成位在该PWHV中的LVPW；形成穿过该LVPW并分别穿过该DNWELL与NW的STI结构；形成位在该PWHV上方的栅极；形成位在该LVPW中的第一与第二P+植入物，该第二P+植入物的边缘与该栅极的边缘对准；形成位在该LVPW中介于该第一STI结构与该第二P+植入物之间的第一N+植入物、及位在该NW中相邻于该第二STI结构的第二N+；以及形成分别位在该第一与第二P+与N+植入物上方的接触部、及位在该第二N+植入物上方的电接触部。
用于 esd 保护保持电压 fet 及其制造方法

[发明专利]用于高压应用的装置-CN202211412269.1在审
发明人： K·高;徐秋逸;S·马修 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2022-11-11 - 公布日： 2023-06-16 - 主分类号： H01L29/872 文献下载
摘要：本发明涉及用于高压应用的装置，披露一种装置包括设置在衬底上的埋置氧化物层、设置在埋置氧化物层上的第一区域和设置在第一区域中的第一环形区域。第一环形区域包括防护环部分。所述装置还包括设置在第一环形区域中的第一终端区域、设置在第一区域中的第二环形区域和设置在第二环形区域中的第二终端区域。第一终端区域连接阳极，并且第二终端区域连接阴极。第一区域具有梯度掺杂浓度。第一区域、第二环形区域和第二终端区域具有第一导电类型，并且第一环形区域和第一终端区域具有第二导电类型。第一导电类型不同于第二导电类型。
用于高压应用装置

[发明专利]在集成电路产品上防护嵌入式MRAM阵列的方法-CN201811540906.7有效
发明人： D·乌萨默德迪纳;雅各布·王晨晨;刘斌 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2018-12-17 - 公布日： 2023-06-06 - 主分类号： H10B61/00 文献下载
摘要：本发明涉及在集成电路产品上防护嵌入式MRAM阵列的方法，本文中所揭示的一种示例方法包括在半导体衬底上方形成集成电路产品的MRAM存储器阵列及多个周边电路；在该衬底上方形成图案化含金属防护材料层，该图案化含金属防护材料层覆盖该MRAM存储器阵列，但使位于该多个周边电路上方的区域暴露；以及利用就位的该图案化含金属防护材料层，在该集成电路产品上执行硅悬键钝化退火制程。
集成电路产品防护嵌入式 mram 阵列方法

[发明专利]具有磁性随机存取存储器装置的集成电路及其制造方法-CN201811268076.7有效
发明人：刘斌;卓荣发;丁银洁;李康豪;郭克文 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2018-10-29 - 公布日： 2023-05-09 - 主分类号： H10B61/00 文献下载
摘要：本发明提供具有磁性随机存取存储器(MRAM)装置的集成电路及其制造方法。在一例示实施例中，一种用于制造MRAM位单元的方法，包含：决定第一位单元与第二位单元之间的所需单元间间隔；以及对半导体衬底进行双重图案化而形成半导体鳍结构，其中，以群组的方式形成该半导体鳍结构，该群组具有已分组的半导体鳍结构之间的群组内间距以及不同于该群组内间距的相邻群组的半导体鳍结构之间的单元间间隔。该方法还包含：在该第一位单元中的该半导体鳍结构上方形成第一MRAM存储器结构；以及在该第二位单元中的该半导体鳍结构上方形成第二MRAM存储器结构。此外，该方法包含：在该第一MRAM存储器结构与该第二MRAM存储器结构之间形成该第一位单元的第一源极线。
具有磁性随机存取存储器装置集成电路及其制造方法

[发明专利]静电放电保护装置-CN202211097373.6在审
发明人： P·马哈詹;A·P·赫兰邦;黄庆真;R·J·小高蒂尔 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2022-09-08 - 公布日： 2023-03-14 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及静电放电保护装置，提供一种装置，包括第一区域、设置在第一区域上的第二区域、设置在第二区域中的第三区域和邻接第三区域的第四区域、设置在第三区域中并耦接设置在上方的集极的第五区域、以及设置在第四区域中且耦接设置在上方的射极的第六区域。第一隔离区域设置在集极和射极间。第七区域设置在第五区域中并耦接集极，并且与第一隔离区域隔开。第一区域、第三区域、第五区域、集极和射极具有第一导电类型，其与第二区域、第四区域、第六区域和第七区域具有的第二导电类型不同。
静电放电保护装置

[发明专利]具有太阳能电池的集成电路及其生产方法-CN201810966466.5有效
发明人：刘斌;卓荣发 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2018-08-23 - 公布日： 2022-11-08 - 主分类号： H01L27/142 文献下载
摘要：本发明涉及具有太阳能电池的集成电路及其生产方法，所提供的是集成电路及其生产方法。在一例示性具体实施例中，集成电路包括衬底，其具有握把层、上覆于该握把层的埋置型绝缘体层、及上覆于该埋置型绝缘体层的主动层。该握把层与该主动层包括单晶硅。晶体管上覆于该埋置型绝缘体层，并且太阳能电池位在该握把层内，使得该埋置型绝缘体层介于该太阳能电池与该晶体管之间。该太阳能电池包括与太阳能电池外层接触部电连通的太阳能电池外层、及与太阳能电池内层接触部电连通的太阳能电池内层。该等太阳能电池内层与外层为单晶硅。
具有太阳能电池集成电路及其生产方法

[发明专利]无沟槽单光子雪崩二极管-CN202210357449.8在审
发明人：郑萍;卓荣发;郭克文;K·S·D·崇;J·H·M·唐 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2022-04-02 - 公布日： 2022-11-04 - 主分类号： H01L31/107 文献下载
摘要：本发明涉及无沟槽单光子雪崩二极管，涉及单光子雪崩二极管的结构以及形成单光子雪崩二极管的结构的方法。该结构包括具有顶部表面的半导体衬底，位于该半导体衬底的顶部表面上的半导体层，位于该半导体层的部分上的光吸收层，以及位于该半导体层的部分中的掺杂区。该掺杂区设置于邻近该光吸收层的该半导体层的部分中。
沟槽光子雪崩二极管

[发明专利]非易失性存储装置的交接点布局-CN201810014566.8有效
发明人：蔡新树;林启荣;郭克文 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2018-01-08 - 公布日： 2022-07-05 - 主分类号： H01L27/11521 文献下载
摘要：本发明涉及非易失性存储装置的交接点布局，揭露一种装置及形成该装置的方法。该方法包括提供制备有存储单元区域的衬底以及形成存储单元对于该单元区域中。该存储单元对包括第一分离栅极存储单元以及第二分离栅极存储单元。各存储单元包括作为存取栅极的第一栅极，相邻于该第一栅极的第二栅极，该第二栅极作为存储栅极，第一S/D区域邻接该第一栅极以及第二S/D区域邻接该第二栅极。该方法还包括形成硅化物接触件于拾取点区域中的栅极导电体以及第一S/D区域以及暴露的掩埋共同的源线上的衬底上，以增加至一延伸位移距离DE的字元线以及源线区域中的位移距离，而避免该第一偏移存取栅极导电体以及存储单元对的行的相邻存取栅极导电体之间的短路。
非易失性存储装置交接点布局

[发明专利]用于MRAM装置的磁屏蔽封装结构及其制造方法-CN201811023657.4有效
发明人：高山;郑富阳 -专利权人： 新加坡商格罗方德半导体私人有限公司
申请日： 2018-09-04 - 公布日： 2022-06-24 - 主分类号： H01L21/56 文献下载
摘要：本发明涉及用于MRAM装置的磁屏蔽封装结构及其制造方法，提供将MRAM结构的所有六面磁屏蔽于薄打线或薄覆晶接合封装中的方法及所产生的装置。具体实施例包括：形成嵌在一PCB衬底的上半部、下半部之间的一第一金属层，该第一金属层有侧向分离的一对金属填充通孔；将一半导体晶粒贴合至该PCB衬底在该对金属填充通孔之间的该上半部；通过该对金属填充通孔使该半导体晶粒电气连接至该PCB衬底；将该PCB衬底的该上半部在该对金属填充通孔外的一部分向下移除到该第一金属层；以及形成一第二金属层于该半导体晶粒的相对四侧上面及上，该第二金属层座落于该第一金属层上。
用于 mram 装置屏蔽封装结构及其制造方法

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