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[发明专利]存储电路、存储芯片及电子设备-CN202211555107.3在审
发明人： 佘一奇;郑坚斌;吴守道;王林;张雪 -专利权人：苏州兆芯半导体科技有限公司
申请日： 2022-12-06 - 公布日： 2023-05-26 - 主分类号： G11C11/419 文献下载
摘要：本申请实施例提供一种存储电路、存储芯片及电子设备。该存储电路包括子读出电路、读位线、至少一个读辅助单元、以及多个静态随机存取存储器SRAM单元，其中，读位线分别与子读出电路、至少一个读辅助单元和多个SRAM单元连接；子读出电路用于通过多个SRAM单元进行读操作；读辅助单元为对SRAM单元的电路连接关系进行更新得到的，读辅助单元用于调节读位线的电位。不仅提高了读1操作的成功率和加速了读0操作的速度，还避免了存储电路的面积开销过大。
存储电路芯片电子设备

[发明专利]存储器电路架构、芯片、电子设备-CN202211085339.7在审
发明人： 佘一奇;郑坚斌;吴守道 -专利权人：苏州兆芯半导体科技有限公司
申请日： 2022-09-06 - 公布日： 2022-11-22 - 主分类号： G11C16/04 文献下载
摘要：本发明公开了一种存储器电路架构、芯片、电子设备，该存储器电路架构包括：控制电路模块、字线驱动电路模块、存储单元模块、运算电路模块；所述存储单元模块包括多个存储单元，所述多个存储单元包括数据存储单元和权重存储单元；所述运算电路模块，用于读取所述数据存储单元及权重存储单元中的数据，并对读出的数据进行逻辑运算；所述字线驱动电路模块，用于为所述存储单元的字线提供驱动信号；所述控制电路模块，用于为所述存储器电路架构中其它模块提供时序控制信号及地址信号。利用本发明，可实现运算能力和正常读写能力的兼容，而且不会对SRAM存储单元的正常读写能力产生影响。
存储器电路架构芯片电子设备

[发明专利]用于存内计算的乘法器数字电路、芯片、电子设备-CN202110970942.2有效
发明人： 佘一奇;吴守道;郑坚斌 -专利权人：苏州兆芯半导体科技有限公司
申请日： 2021-08-23 - 公布日： 2022-08-19 - 主分类号： G06F7/52 文献下载
摘要：一种用于存内计算的乘法器数字电路、芯片、电子设备，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：输入缓冲电路、存内运算存储单元、以及输出缓冲电路；存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6T SRAM单元用于写入权值，传输单元用于实现权值与数字信号的乘法运算，并将得到的运算结果传送给输出缓冲电路。利用本发明方案，可以减少存内计算所需晶体管的数量，进而减小存储器的体积。
用于计算乘法器数字电路芯片电子设备

[发明专利]一种基于SRAM的存内计算电路、装置及电子设备-CN202111176583.X在审
发明人： 佘一奇;郑坚斌;吴守道 -专利权人：苏州兆芯半导体科技有限公司
申请日： 2021-10-09 - 公布日： 2022-01-04 - 主分类号： G11C7/12 文献下载
摘要：本申请实施例提供的一种基于SRAM的存内计算电路、装置及电子设备，所述电路包括包含有锁存器的SRAM存储单元、第一传输单元、第二传输单元及逻辑运算单元；第一传输单元的第一控制端与SRAM存储单元内锁存器的第一输出端连接，第一传输单元的第二控制端与第一位线连接，第一传输单元的第一端与逻辑运算单元的第一输入端及第三位线连接；第一传输单元的第二端接地或接电源；第二传输单元的第一控制端与SRAM存储单元内锁存器的第二输出端连接，第二传输单元的第二控制端与第二位线连接，第二传输单元的第一端与逻辑运算单元的第二输入端及第四位线连接；第二传输单元的第二端接地或接电源。用以降低实现难度。
一种基于 sram 计算电路装置电子设备

[发明专利]一种SRAM存储器-CN201810090265.3有效
发明人：王子欧;张立军;朱灿焰;马亚奇;顾昌山;佘一奇;桑胜男;刘金陈 -专利权人：苏州大学
申请日： 2018-01-30 - 公布日： 2021-11-23 - 主分类号： G11C11/419 文献下载
摘要：本发明公开了一种SRAM存储器，包括跟踪时钟发生器以及对称分布的两个SRAM阵列，每个SRAM阵列的上部均设有一跟踪行，外侧均设有一跟踪列，每个SRAM阵列的上方位于跟踪行的外侧设有一时序追踪单元dummy cell，每个SRAM阵列的下方设有一dummy SA读出放大器，跟踪时钟发生器的输出端INTERNAL‑CLK分别经两条穿过跟踪行的跟踪字线与两侧的时序追踪单元dummy cell连接，每个时序追踪单元dummy cell经一条穿过跟踪列的跟踪位线与dummy SA读出放大器连接，dummy SA读出放大器的输出端经一判决器连接到跟踪时钟发生器的输入端，还包括基于dummy SA读出放大器的PBTI保护电路。本发明不仅能降低存储器由于跟踪路径导致失效的概率，增加追踪操作的准确性，还能消除PBTI效应的影响，提高电路的可靠性。
一种 sram 存储器

[发明专利]存储器及其写辅助电路-CN201811567627.X有效
发明人： 佘一奇;吴守道;郑坚斌 -专利权人：展讯通信（上海）有限公司
申请日： 2018-12-20 - 公布日： 2021-10-15 - 主分类号： G11C11/419 文献下载
摘要：一种存储器及其写辅助电路。所述写辅助电路包括：电位下拉电路，与存储器写位线的预充电信号端耦接，适于在触发所述存储器执行写操作之前，通过所包含的电容，执行两次以上的电位拉低操作，将所述预充电信号端的电位拉低至预设负值电位。应用上述方案，可以减少写辅助电路中电容所占用的面积。
存储器及其辅助电路

[发明专利]一种数据运算电路及存算一体芯片-CN202110705287.8在审
发明人： 佘一奇;吴守道;郑坚斌 -专利权人：苏州兆芯半导体科技有限公司
申请日： 2021-06-24 - 公布日： 2021-09-03 - 主分类号： G11C7/12 文献下载
摘要：本发明提供了一种数据运算电路及存算一体芯片，该数据运算电路包括译码电路、查询表阵列。译码电路包括被乘数输入端、乘数输入端、译码输出端；被乘数输入端的位宽为N1，输入2N1种被乘数；乘数输入端的位宽为N2，输入2N2种乘数；译码输出端的位宽为2N1+N2，输出2N1+N2种译码输出信号，每种译码输出信号对应一种被乘数和乘数组合。查询表阵列包括与译码输出端连接的存储阵列、以及读出电路；存储阵列中存储有2N1+N2种运算结果，每种运算结果为一种被乘数和乘数组合相乘所得的运算结果；读出电路用于读取存储阵列中和该种译码输出信号对应的运算结果。减少打开字线根数，减少对写操作的干扰。无需进行大量的运算，缩短运算周期，减少能耗，提高运算效率。
一种数据运算电路一体芯片

[发明专利]写操作辅助电路-CN201911417706.7有效
发明人： 佘一奇 -专利权人：展讯通信（上海）有限公司
申请日： 2019-12-31 - 公布日： 2021-07-27 - 主分类号： G11C11/419 文献下载
摘要：一种写操作辅助电路，包括：预充电电路、驱动信号电路、可编程延时电路、电荷泵、写驱动电路以及列选择器，其中：预充电电路，预充电信号输出端与驱动信号电路的预充电信号输入端耦接，两个电压输出端分别与第一位线、第二位线耦接；驱动信号电路，两个输入端分别与第一位线、第二位线耦接，两个输出端分别与可编程延时电路的两个输入端耦接；可编程延时电路，输出端与电荷泵的第一端耦接；电荷泵，第二端与写驱动电路的地端耦接；写驱动电路，两个输入端分别输入反相的第一电平、第二电平，两个输出端与列选择器的两个输入端耦接；列选择器，两个输出端分别与第一位线、第二位线耦接。上述方案无需依赖外部输入相应时序的驱动信号。
操作辅助电路

[发明专利]一种改进的差分架构SONOS Flash存储单元及存储器-CN201810089420.X在审
发明人：张立军;季爱明;吴澄;陈泽翔;桑胜男;马亚奇;刘金陈;佘一奇 -专利权人：苏州大学
申请日： 2018-01-30 - 公布日： 2018-10-26 - 主分类号： G11C16/26 文献下载
摘要：本发明公开了一种改进的差分架构SONOS Flash存储单元及存储器，该存储单元包括差分对称分布的两个完全相同的SONOS晶体管M1和SONOS晶体管M2，所述SONOS晶体管M1和SONOS晶体管M2的栅极相连，作为整个存储单元的字线;所述SONOS晶体管M1和SONOS晶体管M2的漏极分别连接存储单元的两根源线SL1和SL2;所述SONOS晶体管M1和SONOS晶体管M2的源极分别作为存储单元的两根位线BL1和BL2，并作为一组差分对输入到灵敏放大器中；还包括跨接在所述SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间的PBTI恢复电路。本发明能够有效避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，同时能够减少PBTI的影响。
存储单元存储器公共端架构读取灵敏放大器对称分布恢复电路基准电路匹配问题栅极相连跨接漏极位线源极源线字线改进

[发明专利]一种改进的差分架构XPM存储单元及存储器-CN201810089418.2在审
发明人：张立军;吴澄;朱灿焰;佘一奇;李有忠;吴浩;陈泽翔 -专利权人：苏州大学
申请日： 2018-01-30 - 公布日： 2018-10-16 - 主分类号： G11C7/06 文献下载
摘要：本发明公开了一种改进的差分架构XPM存储单元及存储器，该存储单元包括差分对称分布的两个完全相同的含有MOS场效应晶体管M1和MOS数据存储元件M2的第一支路以及包含第二支路包括MOS场效应晶体管M3和MOS数据存储元件M4的第二支路，所述MOS场效应晶体管M1和MOS场效应晶体管M3的栅极相连；所述MOS数据存储元件M2与MOS场效应晶体管M1的源极相连，所述MOS数据存储元件M4与MOS场效应晶体管M3的源极相连，分别作为存储单元的源线SL1和SL2；所述MOS场效应晶体管M1和MOS场效应晶体管M3的漏极作为存储单元的两根位线BL1和BL2；还包括用于减少PBTI的影响的PBTI恢复电路。本发明能够有效避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，同时能够减少PBTI的影响。
存储单元支路存储器源极架构读取对称分布恢复电路基准电路匹配问题栅极相连漏极位线源线改进

[发明专利]一种提高SRAM良率的补偿电路-CN201810089416.3在审
发明人：吴澄;张立军;季爱明;李有忠;佘一奇;桑胜男;马亚奇;顾昌山 -专利权人：苏州大学
申请日： 2018-01-30 - 公布日： 2018-08-28 - 主分类号： G11C11/419 文献下载
摘要：本发明公开了一种提高SRAM良率的补偿电路，尤其包括以PMOS补偿电路，PMOS补偿电路的时序追踪位线DBL路径的一端与时序追踪单元Dummy Cell的一端连接，时序追踪位线DBL路径的另一端连接时序控制电路FSM Logic，时序控制电路FSM Logic通过灵敏放大器SA使能信号路径SAEN与灵敏放大器SA连接，时序追踪单元Dummy Cell的另一端连接时序追踪字线DWL，时序追踪字线DWL与字线WL连接，字线WL上连接有复数个存储单元，存储单元与列选择电路Column‑Mux连接；PMOS补偿电路包括一个反相器INV以及一基于反相器INV的NBTI保护电路。本发明不但能够提升工艺偏差客观存在条件下的SRAM良率，使SRAM读出灵敏放大器最小DeltaV会落在最坏SS工艺角下，减小面积和功耗，还能有效改善关键P的NBTI效应，避免整个时序发生漂移。
时序补偿电路字线一端连接良率追踪时序控制电路灵敏放大器存储单元追踪单元反相器位线读出灵敏放大器漂移列选择电路存在条件工艺偏差时序发生使能信号工艺角面积和复数功耗减小电路

[发明专利]一种差分的浮栅型DRAM存储单元及DRAM存储器-CN201810089388.5在审
发明人：王子欧;张立军;朱灿焰;桑胜男;马亚奇;顾昌山;佘一奇;陈泽翔 -专利权人：苏州大学
申请日： 2018-01-30 - 公布日： 2018-07-20 - 主分类号： G11C11/408 文献下载
摘要：本发明公开了一种差分的浮栅型DRAM存储单元及DRAM存储器，该存储单元包括对称分布的单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，所述晶体管M1和晶体管M2上接源线SL控制电路模块，所述晶体管M1和晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述晶体管M1和晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述晶体管M1和晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述晶体管M1和晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。本发明不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少PBTI的影响。
晶体管存储单元浮栅位线动态存储单元控制电路模块公共端控制栅单管灵敏放大电路对称分布恢复电路读操作跨接漏极源极源线

[发明专利]一种存储器-CN201810090243.7在审
发明人：吴澄;张立军;季爱明;桑胜男;顾昌山;佘一奇;陈泽翔 -专利权人：苏州大学
申请日： 2018-01-30 - 公布日： 2018-07-20 - 主分类号： G11C11/417 文献下载
摘要：本发明公开了一种存储器，包括至少一个全局控制电路和追踪驱动电路、若干存储单元、追踪单元、追踪控制电路以及相应的若干条内嵌于存储单元阵列的不同追踪路径，所述全局控制电路、追踪驱动电路、追踪路径、追踪单元以及追踪控制电路在信号传输方向上依次传输连接，还包括基于追踪控制电路的NBTI保护电路。本发明能够实现更加精确的追踪，同时避免追踪控制电路中的PMOS受NBTI影响导致整个时序漂移，提高了电路的稳定性。
追踪控制电路电路驱动电路全局控制追踪单元存储器存储单元阵列漂移传输连接存储单元信号传输时序内嵌

[发明专利]一种改进的差分架构ETOXflash存储单元及存储器-CN201810089422.9在审
发明人：张立军;王子欧;季爱明;刘金陈;桑胜男;马亚奇;顾昌山;佘一奇;陈泽翔 -专利权人：苏州大学
申请日： 2018-01-30 - 公布日： 2018-07-20 - 主分类号： G11C16/04 文献下载
摘要：本发明公开了一种改进的差分架构ETOX flash存储单元及存储器，该存储单元一包括对称分布的浮栅晶体管M1和浮栅晶体管M2，所述浮栅晶体管M1和浮栅晶体管M2上接源线SL控制电路模块，所述浮栅晶体管M1和浮栅晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述浮栅晶体管M1和浮栅晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述浮栅晶体管M1和浮栅晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述浮栅晶体管M1和浮栅晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。本发明不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少PBTI的影响。
浮栅晶体管存储单元位线控制电路模块存储器公共端控制栅架构灵敏放大电路对称分布恢复电路读操作跨接漏极源极源线改进

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