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[发明专利]半导体结构及其制备方法-CN202111661669.1有效
发明人：艾仙雄;轩攀登;方超;魏禹农;吁卫东;袁元;陈安 -专利权人：长江存储科技有限责任公司
申请日： 2021-12-31 - 公布日： 2023-10-13 - 主分类号： G03F9/00 文献下载
摘要：本公开提供了一种半导体结构及其制备方法。本公开提供的半导体结构包括：衬底；多个存储堆叠结构，位于衬底上，相邻的存储堆叠结构之间通过切割道彼此分隔；对准标记，位于衬底的暴露于切割道内的区域中，用于实现光学对准；以及虚设辅形结构，位于衬底上，并位于包含对准标记的切割道中。
半导体结构及其制备方法

[发明专利]一种套刻偏差的确定方法及系统-CN202210518381.7在审
发明人：郭芳芳;陆聪;李伟;卢绍祥;轩攀登 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-08-19 - 主分类号： H01L23/544 文献下载
摘要：本申请实施例公开了一种套刻偏差的确定方法及系统，其中，所述方法包括：在对每一层晶圆进行光刻工艺的过程中，在光罩图案上的每个晶粒内，沿着单元阵列区域的边线的中部设置套刻标记；在进行套刻对准操作时，通过测量设备对当前层的套刻标记与所述当前层的前一层的套刻标记进行量测，确定所述当前层与所述前一层的套刻偏差。
一种偏差确定方法系统

[发明专利]一种套刻标记方法、套刻测量方法及套刻标记-CN202210519015.3在审
发明人：万浩;卢绍祥;李伟;郭芳芳;陆聪;轩攀登 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-08-12 - 主分类号： G03F7/20 文献下载
摘要：本申请实施例公开一种套刻标记方法、套刻测量方法及套刻标记，其中，所述套刻标记方法包括：在第一材料层上形成N个第一标记，所述每个第一标记包括P个第一子标记，所述第一子标记的形状为通过多个块状图形而形成的长条状；在所述第一材料层之后形成第二材料层；在所述第二材料层上形成与每一所述第一标记一一对应的N个第二标记，所述每个第二标记包括Q个长条状的第二子标记；其中，N、P和Q均为大于1的整数，且P大于Q；其中，所述第一标记的宽度大于所述第二标记的宽度。
一种标记方法测量方法

[发明专利]一种套刻偏差的确定方法及系统-CN202010002054.7有效
发明人：郭芳芳;陆聪;李伟;卢绍祥;轩攀登 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-06-21 - 主分类号： G03F7/20 文献下载
摘要：本申请实施例公开了一种套刻偏差的确定方法及系统，其中，所述方法包括：在对每一层晶圆进行光刻工艺的过程中，在光罩图案上的每个晶粒内，沿着单元阵列区域的边线的中部设置套刻标记；在进行套刻对准操作时，通过测量设备对当前层的套刻标记与所述当前层的前一层的套刻标记进行量测，确定所述当前层与所述前一层的套刻偏差。
一种偏差确定方法系统

[发明专利]一种套刻标记方法、套刻测量方法及套刻标记-CN202010003058.7有效
发明人：万浩;卢绍祥;李伟;郭芳芳;陆聪;轩攀登 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-06-03 - 主分类号： H01L23/544 文献下载
摘要：本申请实施例公开一种套刻标记方法、套刻测量方法及套刻标记，其中，所述套刻标记方法包括：在第一材料层上形成N个第一标记，所述每个第一标记包括P个第一子标记，所述第一子标记的形状为通过多个块状图形而形成的长条状；在所述第一材料层之后形成第二材料层；在所述第二材料层上形成与每一所述第一标记一一对应的N个第二标记，所述每个第二标记包括Q个长条状的第二子标记；其中，N、P和Q均为大于1的整数，且P大于Q；其中，所述第一标记的宽度大于所述第二标记的宽度。
一种标记方法测量方法

[发明专利]沟道孔的制作方法、存储器及其制作方法-CN202011483118.6有效
发明人：柳波;杨超;吴振国;徐文超;何丰;轩攀登 -专利权人：长江存储科技有限责任公司
申请日： 2020-12-15 - 公布日： 2021-12-03 - 主分类号： H01L27/11556 文献下载
摘要：本发明提供了一种沟道孔的制作方法、存储器及其制作方法。该制作方法包括以下步骤：第一堆叠结构中形成有贯穿至衬底的多个第一沟道通孔，在各第一沟道通孔中形成填充层，第一堆叠结构具有至少一个切割区域，第一沟道通孔位于第一堆叠结构中除切割区域之外的区域中；在第一堆叠结构表面覆盖中间层，在与切割区域对应的中间层中形成第一对位槽；在中间层上形成第二堆叠结构，第二堆叠结构对应于第一对位槽的位置形成有第二对位槽；采用套刻工艺形成顺序贯穿第二堆叠结构和中间层至填充层的第二沟道通孔，去除填充层以使第二沟道通孔与第一沟道通孔连通。上述方法提高了第二沟道通孔与第一沟道通孔之间的对准精度，保证了器件的电学性能。
沟道制作方法存储器及其

[发明专利]一种半导体器件及其制备方法-CN202110959778.5在审
发明人：赵利俊;方超;耿玉慧;轩攀登;宋之洋 -专利权人：长江存储科技有限责任公司
申请日： 2021-08-20 - 公布日： 2021-11-30 - 主分类号： H01L27/11565 文献下载
摘要：本发明公开了一种半导体器件及其制备方法，包括衬底和位于衬底上的堆叠结构，所述衬底包括器件区，所述器件区包括存储阵列区和与所述存储阵列区相邻的外围区，堆叠结构包括位于存储阵列区的第一堆叠结构和位于外围区的第二堆叠结构，第一堆叠结构包括交替堆叠的层间绝缘层和层间栅极层，第二堆叠结构包括交替堆叠的层间绝缘层和层间介质层。本发明将现有技术中填充存储阵列区的边缘台阶区和外围区的介质层替换为堆叠结构，能够减小介质层导致的应力，进而减小芯片内部的应力。
一种半导体器件及其制备方法

[发明专利]一种半导体器件及其制作方法和电子设备-CN202110881820.6在审
发明人：杨超;吴振国;徐文超;柳波;轩攀登 -专利权人：长江存储科技有限责任公司
申请日： 2019-12-11 - 公布日： 2021-11-05 - 主分类号： G03F7/20 文献下载
摘要：本发明公开了一种半导体器件及其制作方法和电子设备，包括：提供一基板，所述基板的生长表面包括外围电路区域，所述外围电路区域包括标记生长区域；在所述基板上生长结构叠层，同时在所述结构叠层形成套刻标记，所述套刻标记在所述生长表面的正投影位于所述标记生长区域。由上述内容可知，本发明提供的技术方案，通过将套刻标记形成在位于外围电路区域的标记生长区域相应处，进而能够减小应力对套刻标记造成的影响，减小根据套刻标记得到的套刻偏差的偏移量，进而提高半导体器件制作过程中套刻偏差的测量精度，达到提高半导体器件的良率和性能的目的。
一种半导体器件及其制作方法电子设备

[发明专利]一种三维存储器及其制作方法-CN202011249304.3有效
发明人：赵利俊;吴振国;陆聪;宋之洋;轩攀登 -专利权人：长江存储科技有限责任公司
申请日： 2020-11-10 - 公布日： 2021-09-10 - 主分类号： H01L27/11519 文献下载
摘要：本申请实施例公开了一种三维存储器及其制作方法，该三维存储器包括：层叠的存储堆叠结构和连接结构，以及贯穿所述连接结构，并延伸至所述存储堆叠结构中的多个栅线缝隙，所述多个栅线缝隙包括：多个第一栅线缝隙和至少一个第二栅线缝隙，所述第一栅线缝隙平行于第一方向，所述第二栅线缝隙垂直于所述第一方向，从而利用所述第一栅线缝隙减小所述存储堆叠结构中在垂直于所述第一方向上的应力积累，利用所述第二栅线缝隙减小所述存储堆叠结构中在平行于所述第一方向上的应力积累，从而减小所述连接结构中第一位线接触孔和所述存储堆叠结构中第一沟道孔的套刻误差，提高所述3D NAND存储器的良率。
一种三维存储器及其制作方法

[发明专利]一种半导体器件及其制作方法和电子设备-CN201911266487.7有效
发明人：杨超;吴振国;徐文超;柳波;轩攀登 -专利权人：长江存储科技有限责任公司
申请日： 2019-12-11 - 公布日： 2021-06-29 - 主分类号： G03F7/20 文献下载
摘要：本发明公开了一种半导体器件及其制作方法和电子设备，通过将参考标记和测量标记组合形成的套刻标记形成在标记生长区域相应处，即将套刻标记形成在结构叠层的应力分布中小于预设应力值的区域，进而能够减小应力对套刻标记造成的影响，减小根据套刻标记得到的套刻偏差的偏移量，进而提高半导体器件制作过程中套刻偏差的测量精度，达到提高半导体器件的良率和性能的目的。
一种半导体器件及其制作方法电子设备

[发明专利]一种套刻对准标记结构、套刻对准测量方法及半导体器件-CN202010135260.5有效
发明人：徐文超;吴振国;杨超;柳波;轩攀登 -专利权人：长江存储科技有限责任公司
申请日： 2020-03-02 - 公布日： 2021-03-09 - 主分类号： H01L23/544 文献下载
摘要：本发明提供了一种套刻对准标记结构、套刻对准测量方法及半导体器件，基准参考标记和其相应的基准测量标记具有基准间距；对照参考标记和其相应的对照测量标记具有对照间距；基准间距和对照间距之间具有给定偏差。在套刻对准测量过程中，获取实际基准间距和实际对照间距；计算实际基准间距与实际对照间距之间的实际偏差；判断实际偏差和给定偏差之间差异是否在允许范围内，若是，则确定实际测量数据准确；若否，则对实际测量数据进行修正。通过比较实际偏差和给定偏差之间的差异，来验证套刻对准测量过程中获得的实际测量数据的准确性，且通过实际偏差和给定偏差之间的差异来对实际测量数据修正，进而保证测量过程中获取的测量数据的准确性高。
一种对准标记结构测量方法半导体器件

[发明专利]三维存储器的制造方法及三维存储器-CN202010741169.8在审
发明人： 轩攀登 -专利权人：长江存储科技有限责任公司
申请日： 2020-07-29 - 公布日： 2020-11-20 - 主分类号： H01L27/11568 文献下载
摘要：本发明涉及半导体技术领域，公开了一种三维存储器的制造方法及三维存储器。所述方法包括：提供衬底；在所述衬底上形成堆叠层，所述堆叠层包括在垂直于所述衬底的纵向上交替设置的层间绝缘层和栅极牺牲层；于所述堆叠层表面形成光阻层；对所述光阻层进行曝光显影，形成图案区域和被去除区域，并在所述堆叠层表面对应于所述被去除区域的部位，形成凹槽；对所述凹槽进行氧化处理，用以去除光阻残留物；所述图案区域作为所述堆叠层的刻蚀掩膜，对所述堆叠层进行刻蚀。本发明所述方法解决了在光阻层厚度不断增厚条件下的光阻残留物问题，避免了传统的过度显影方式导致的产能降低以及刻蚀结构出现偏差的问题。
三维存储器制造方法

[发明专利]一种半导体器件及其制作方法-CN202010558856.6在审
发明人：陆聪;郭芳芳;李伟;卢绍祥;曾森茂;吴振国;轩攀登 -专利权人：长江存储科技有限责任公司
申请日： 2020-06-18 - 公布日： 2020-10-20 - 主分类号： H01L27/1157 文献下载
摘要：本申请公开了一种半导体器件及其制作方法，所述半导体器件包括衬底、形成于所述衬底上的堆叠层、在垂直于所述衬底的方向上贯穿所述堆叠层的栅极缝隙、以及形成于所述栅极缝隙内的阵列共源极；所述堆叠层包括多个交替堆叠的栅极导体层与层间绝缘层；所述阵列共源极包括位于所述栅极缝隙的侧壁和底部的源极导电层、位于所述栅极缝隙内且被所述源极导电层围绕的应力调节层、以及位于所述栅极缝隙内且位于所述应力调节层上并与所述源极导电层电连接的源极连接部。本申请采用成本较低且应力系数较小的材料制作应力调节层以填充阵列共源极，可以有效的控制器件制作成本和器件的内部应力。
一种半导体器件及其制作方法

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