专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]使用TWAMP实现精准流量均衡的方法及装置-CN201911064426.2有效
  • 徐海青;何志川;李磊 - 盛科网络(苏州)有限公司
  • 2019-11-04 - 2021-05-04 - H04L12/26
  • 本发明提供一种使用TWAMP实现精准流量均衡的方法和装置,所述方法包括:为测试报文增加S‑DSCP‑ECN字段;当发送端发送测试报文时,若检测到转发路径是ECMP,则依据ECMP成员组的计数使测试报文携带不同的S‑DSCP‑ECN字段,并根据S‑DSCP‑ECN字段修改padding字段发送至接收端;当接收端收到测试报文后,拷贝测试报文携带的padding字段回复给发送端;当发送端接收到回复的padding字段后,统计并更新ECMP中每条路径的转发报文数目以供下次测试报文转发使用。本发明对TWAMP报文S‑DSCP‑ECN字段进行特殊处理,以及根据TWAMP中不同padding字段来维护ECMP每条路径的统计,如此,可以支持TWAMP在ECMP中应用,达到流量均衡的目的。
  • 使用twamp实现精准流量均衡方法装置
  • [发明专利]内嵌处理器进行快速数据通信的方法、装置及存储介质-CN201911009338.2有效
  • 贾复山;张继存 - 盛科网络(苏州)有限公司
  • 2019-10-23 - 2021-03-16 - G06F13/34
  • 本发明提供一种内嵌处理器进行快速数据通信的方法、装置及存储介质,所述方法包括:将内存储器分割为地址连续,且顺序编址的多个片上存储单元;配置连接于内存储器的内存接口控制器,内存接口控制器包括多个内存接口控制单元;配置分别连接于内存接口控制器的片上处理器和DMA控制器,DMA控制器包括与内存接口控制单元一一对应设置的多个请求分配单元;配置连接于DMA控制器的专用功能模块,专用功能模块包括多个数据采集单元和多个数据接收单元;当片上处理器以及DMA控制器发生读写请求时,通过内存接口控制单元匹配对应的片上存储单元以读写内存储器中数据,并将读出的数据返回给原请求模块。本发明可以提供并发的数据处理能力,提高了数据处理带宽。
  • 处理器进行快速数据通信方法装置存储介质
  • [发明专利]模块间接口信号的检查方法、设备和存储介质-CN201911284431.4在审
  • 江源;朱彬 - 盛科网络(苏州)有限公司
  • 2019-12-13 - 2020-04-21 - G06F11/36
  • 本发明揭示了一种模块间接口信号的检查方法、设备和存储介质,所述方法包括:获取待检查文件列表,检索所述列表中每个文件包含的模块的接口;当检索到模块的接口时,检查数据库中是否包含所述接口的信息;若数据库中不包含所述接口的信息,将所述接口的信息存入所述数据库;若数据库中包含所述接口的信息,判断所述接口的信息与所述数据库中对应的接口的信息是否匹配,若不匹配,判定所述接口与所述数据库中对应的接口信号不匹配。与现有技术相比,本发明的模块间接口信号的检查方法,以脚本语言为工具,采用即检即查的方式,能够快速检查出接口信号的匹配问题,检查的效率高,检查的内容全面且细致,并且内存占用量少。
  • 模块间接口信检查方法设备存储介质
  • [发明专利]组合逻辑时序收敛的方法、设备和存储介质-CN201911373662.2在审
  • 江源;朱彬 - 盛科网络(苏州)有限公司
  • 2019-12-27 - 2020-04-21 - G06F30/3312
  • 本发明揭示了一种组合逻辑时序收敛的方法、设备和存储介质,所述方法包括:将需要重复执行N次逻辑单元、且每次都具有固定输入值的组合逻辑,分成N个逻辑单元;以对应固定输入值为输入,将所述N个逻辑单元并行执行,得到N组执行结果;将所述N组执行结果进行合并,得到所述组合逻辑的最终执行结果。与现有技术相比,本发明的组合逻辑时序收敛的方法,使用并行执行代替串行执行处理组合逻辑,并对并行执行结果进行合并,从而并行执行与串行执行组合逻辑的处理结果一致,解决了串行执行组合逻辑带来的高延时问题,达到组合逻辑时序收敛的目的。
  • 组合逻辑时序收敛方法设备存储介质
  • [发明专利]基于模拟时钟发生器进行可变偏斜的模拟测试方法及装置-CN201911225474.5在审
  • 袁春建;李远晗;李润坤 - 盛科网络(苏州)有限公司
  • 2019-12-04 - 2020-04-07 - H04L12/26
  • 本发明提供一种基于模拟时钟发生器进行可变偏斜的模拟测试方法和装置,所述方法包括:根据协议接口类型配置variable skew的最大值,以及根据正常时钟模型的周期频率配置每个时钟周期允许添加的偏斜偏移量的取值范围;对于验证平台的其中一条链路配置正常时钟模型,对于验证平台的其他链路随机配置任一预设时钟模型,通过验证平台验证过程中,对于配置预设时钟模型每一链路,若顺序执行完成两组时钟周期,则重新随机配置任一预设时钟模型,直至数据接收完成。本发明通过在不同链路上配置具有不同频率的时钟,可在验证过程中,在各链路上模拟variable skew;另外,由于对每条链路随机配置不同频率的时钟,如此可以保证终端设备的测试压力,提高验证效果。
  • 基于模拟时钟发生器进行可变偏斜测试方法装置
  • [发明专利]采用DMA实现定时发包的方法及装置-CN201911171127.9在审
  • 王义东;李磊 - 盛科网络(苏州)有限公司
  • 2019-11-26 - 2020-04-03 - G06F13/28
  • 本发明提供一种采用DMA实现定时发包的方法和装置,所述方法包括:配置描述符,并在系统内存中为每一描述符分配对应的Data Memory,所述Data Memory用于存储待发送报文;使能DMA,每到达预设计时时刻,按DMA指针指向读取对应描述符的待发送报文并发往SwitchCore;在确认DMA指针指向对应的待发送报文已经进入SwitchCore后,使DMA指针按描述符的排列顺序循环指向下一描述符。本发明利用DMA实现定时发包,可有效节省芯片的内存资源,由于不再受限于芯片资源,故可以支持更多的Session;除此之外,由于每个描述符对应的Data Memory的大小可以不同,故该方式能够实现可变长的报文发送,更加灵活;并且在具体实现过程中,DMA控制器可以做到自己归还描述符,无需CPU归还描述符。
  • 采用dma实现定时发包方法装置
  • [发明专利]基于芯片实现TCP/UDP会话识别的方法及装置-CN201911306343.X在审
  • 周杰;焦凯;赵茂聪;何志川 - 盛科网络(苏州)有限公司
  • 2019-12-18 - 2020-03-24 - H04L29/06
  • 本发明提供一种基于芯片实现TCP/UDP会话识别的方法和装置,所述方法包括:S1、每次接收到TCP/UDP的会话包时,均解析会话包以获得两组传递参数,其中一组传递参数包括:IpSa和IpDa,其中另一组传递参数包括L4Srcport和L4DstPort;将两组传递参数分别按照数据由大至小或由小至大的顺序进行排序;S2、并在排序完成后,将经过排序的两组传递参数先后写入内存的同一条流表资源中;S3、当接收到下一组TCP/UDP的会话包,循环执行步骤S1,并判断排序完成后的两组传递参数与流表资源中存储的传递参数是否相同,若是,直接调用流表资源,若否,执行步骤S2。本发明通过芯片对传递参数进行排序,即可以实现一条流表识别TCP/UDP会话,达到了节省流表资源目的。
  • 基于芯片实现tcpudp会话识别方法装置
  • [发明专利]加密和解密芯片及其实现加密和解密的方法-CN201610896063.9有效
  • 方沛昱;马千里;单哲;杨曙军 - 盛科网络(苏州)有限公司
  • 2016-10-14 - 2020-01-14 - H04L9/06
  • 本发明揭示了一种应用在交换机上的加密和解密芯片及其实现方法,其中加密和解密芯片包括入方向处理模块、调度模块、出方向处理模块,以及802.1ae加密和解密引擎模块,所述调度模块的一端与入方向处理模块相连接,另一端与出方向处理模块相连接,所述802.1ae加密和解密引擎模块的一端与出方向处理模块,另一端与入方向处理模块相连接,所述入方向处理模块、调度模块、出方向处理模块,以及802.1ae加密和解密引擎模块形成一环回回路对报文进行环回加密或解密处理。只需在加密和解密芯片中加入802.1ae加密和解密引擎模块,就能够对报文进行集中处理,减少加密和解密引擎带来的开销、减少成本。
  • 加密解密芯片及其实现方法

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