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[发明专利]屏蔽栅极式金氧半场效应晶体管的制造方法-CN201811129396.4有效
发明人： 涂高维;蔡柏安;翁焕忠 -专利权人：力士科技股份有限公司
申请日： 2018-09-27 - 公布日： 2023-06-02 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种屏蔽栅极式金氧半场效应晶体管的制造方法，包含下列步骤：形成具有沟渠的半导体衬底；以氧化方式形成牺牲氧化层于沟渠内，牺牲氧化层至少覆盖沟渠的侧壁；形成源极多晶硅区于沟渠内；以氧化方式形成绝缘氧化层在源极多晶硅区上方，使得源极多晶硅区完全为牺牲氧化层及绝缘氧化层所包覆；以多晶硅沉积填入沟渠并进行回蚀刻以控制源极多晶硅区上方的绝缘氧化层的厚度；以氧化方式形成栅极氧化层于沟渠内，栅极氧化层至少覆盖沟渠的侧壁；形成栅极多晶硅区于沟渠内；以及以离子布植形成围绕沟渠的基体层及重掺杂区。本发明不需使用特殊机台、较简易且可有效控制氧化层厚度。
屏蔽栅极式金氧半场效应晶体管制造方法

[发明专利]金氧半导体组件-CN201910284213.4有效
发明人： 涂高维;张渊舜 -专利权人：力士科技股份有限公司
申请日： 2019-04-10 - 公布日： 2023-05-09 - 主分类号： H01L29/417 文献下载
摘要：一种金氧半导体组件，包括重掺杂基板、外延层、开口、复数个金氧半导体单元与金属图案层。外延层是形成于重掺杂基板上。开口是定义于外延层内，以裸露重掺杂基板。这些金氧半导体单元是形成于外延层上。金属图案层包括源极金属图案、闸极金属图案与汲极金属图案。其中，源极金属图案与闸极金属图案是位于外延层上。汲极金属图案是填入前述开口，并由重掺杂基板向上延伸突出外延层。
半导体组件

[发明专利]金氧半导体模块与发光二极管显示设备-CN202011054299.0在审
发明人： 涂高维;张渊舜;杨立昌;林益胜 -专利权人：聚积科技股份有限公司;力士科技股份有限公司
申请日： 2020-09-30 - 公布日： 2021-04-30 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种金氧半导体模块，包含：半导体基板，及多个形成于半导体基板的金氧半导体组件，金氧半导体组件以至少一沟槽彼此间隔。每一个金氧半导体组件包括形成于半导体基板的重掺杂半导体层、形成于重掺杂半导体层的磊晶层、定义于磊晶层内，以裸露重掺杂半导体层的开口；及金属图案单元，金属图案单元具有位于磊晶层上的源极金属图案、位于磊晶层上的栅极金属图案；以及通过开口，自重掺杂半导体层向上延伸并凸伸出磊晶层的漏极金属图案。此外，本发明并提供具有此金氧半导体模块的发光二极管显示设备，借此，可适用于芯片级封装，且将金氧半导体模块整合于发光二极管显示面板，有助于缩减电路板上组件覆盖区的面积，而可增加显示区域。
半导体模块发光二极管显示设备

[实用新型]功率半导体组件-CN202020182422.6有效
发明人： 涂高维 -专利权人：力士科技股份有限公司
申请日： 2020-02-19 - 公布日： 2020-09-15 - 主分类号： H01L23/495 文献下载
摘要：一种功率半导体组件，包括导电片、金氧半导体芯片、封装层、至少一第一导电插塞与汲极接触垫。其中，导电片具有芯片放置区与周围区，周围区是连接芯片放置区。金氧半导体芯片是放置于芯片放置区。此金氧半导体芯片包括闸极区、源极区与汲极区，闸极区与源极区是位于金氧半导体芯片的上表面，汲极区是位于金氧半导体芯片的下表面且连接芯片放置区。封装层是包覆金氧半导体芯片与导电片。第一导电插塞是贯穿封装层且连接周围区。汲极接触垫是设置于封装层的上表面且连接第一导电插塞。
功率半导体组件

[实用新型]光继电器-CN201820642189.8有效
发明人：谢仲麟;涂高维 -专利权人：睿宇兴业有限公司
申请日： 2018-05-02 - 公布日： 2018-11-23 - 主分类号： H01L25/16 文献下载
摘要：本实用新型提供一种光继电器，包含一光耦合模块、一输出模块与一封装结构。其中，光耦合模块包含一发光元件与一光电转换元件。发光元件是堆叠于光电转换元件的一受光面上。发光元件是用以接收一输入信号，并依据此输入信号产生一光信号。光电转换元件是用以接收光信号并依据光信号输出至少一控制信号。输出模块是电连接于光电转换元件，并依据前述至少一控制信号以产生一输出信号。封装结构包括一透明封装层。此透明封装层是覆盖发光元件与至少部分光电转换元件的受光面。此透明封装层在远离光电转换元件的受光面的一侧具有一曲面。此曲面是一反射面。因此，可以有效简化封装制程，降低封装成本，也有助于缩减封装尺寸。
光电转换元件透明封装层发光元件封装光耦合模块封装结构光继电器控制信号输出模块受光覆盖发光元件本实用新型光信号输出输出信号信号产生电连接反射面接收光受光面堆叠制程

[发明专利]线型架构的功率半导体元件-CN201410396000.8有效
发明人： 涂高维;蔡依芸;张渊舜 -专利权人：力祥半导体股份有限公司
申请日： 2014-08-13 - 公布日： 2018-04-17 - 主分类号： H01L29/06 文献下载
摘要：一种线型架构的功率半导体元件，其包括基材、多个线型功率半导体晶胞与保护环结构。此基材的一表面定义有一活动区域与一终端区域，终端区域位于活动区域的外侧。线型功率半导体晶胞排列于活动区域内。各个线型功率半导体晶胞分别包括一长条状闸极导电结构。保护环结构位于终端区域内，并且包括至少一环状导电结构。此环状导电结构环绕这些线型功率半导体晶胞。环状导电结构与长条状闸极导电结构位于同一个导电层，且至少一个长条状闸极导电结构与位于最内侧的环状导电结构相分离并通过一闸极金属垫电性连接至此位于最内侧的环状导电结构。
线型架构功率半导体元件

[发明专利]封闭型沟槽式功率半导体元件及其制造方法-CN201210029774.8有效
发明人：张渊舜;涂高维;蔡依芸 -专利权人：帅群微电子股份有限公司
申请日： 2012-02-10 - 公布日： 2013-08-14 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及一种封闭型沟槽式功率半导体元件及其制造方法，该封闭型沟槽式功率半导体元件包括一基材、多个单位晶胞；其中，多个单位晶胞，数组排列于基材内；且各单位晶胞包括一本体区与一沟槽式栅极；上述沟槽式栅极，环绕本体区的周围，且沟槽式栅极的至少一侧壁，在朝向本体区一侧具有一凹陷。本发明提出的封闭型沟槽式功率半导体元件可以维持线宽缩减后对于单位面积的通道宽度的改善，同时避免线宽缩减后对于临界电压值可能造成的不利影响。
封闭沟槽功率半导体元件及其制造方法

[发明专利]沟槽式功率金氧半场效晶体管的制作方法-CN201110269126.5有效
发明人：张渊舜;蔡依芸;涂高维;许修文 -专利权人：帅群微电子股份有限公司
申请日： 2011-09-13 - 公布日： 2013-03-27 - 主分类号： H01L21/336 文献下载
摘要：一种沟槽式功率金氧半场效晶体管的制造方法，首先，形成一图案层于一基材上；然后，透过此图案层蚀刻基材，以形成栅极沟槽于基材内；接下来，以氧化方式形成一第一氧化层于栅极沟槽内，以扩大栅极沟槽的宽度；在移除第一氧化层后，形成一栅极氧化层于栅极沟槽的内侧表面；随后，透过图案层蚀刻栅极沟槽的底部，以形成一开口贯穿栅极氧化层；然后，形成一厚氧化层于此开口内；接下来，以离子注入方式形成二个第一重掺杂区于厚氧化层的两侧，以防止环绕本体区扩散至栅极沟槽的底部。本发明可以增加栅极与漏极间的绝缘层的厚度，以降低栅极对漏极的电容，改善切换损失。
沟槽功率半场晶体管制作方法

[发明专利]沟槽式功率半导体元件及其制造方法-CN201110234133.1有效
发明人：张渊舜;蔡依芸;涂高维 -专利权人：帅群微电子股份有限公司
申请日： 2011-08-16 - 公布日： 2013-02-20 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种沟槽式功率半导体元件及其制造方法，该沟槽式功率半导体元件包括一底材、多个沟槽、多个第一重掺杂区、至少一本体区、至少一源极掺杂区、一接触窗、一第二重掺杂区与一金属图案层；这些沟槽位于底材内；各个第一重掺杂区分别形成于相对应的沟槽的下方，并且互相连接形成一导电通道；在各个第一重掺杂区与相对应的沟槽之间分别具有一轻掺杂区，以阻止第一重掺杂区向上扩张；本体区环绕沟槽，并与第一重掺杂区间隔一预设距离；源极掺杂区位于本体区上方；接触窗位于底材的边缘处；第二重掺杂区位于接触窗的下方，并电性连接导电通道；金属图案层填入接触窗以电性连接第二重掺杂区。本发明可以简化制造流程，降低制作成本。
沟槽功率半导体元件及其制造方法

[发明专利]沟槽式功率半导体元件及其制造方法-CN201110184993.9有效
发明人：蔡依芸;张渊舜;涂高维 -专利权人：科轩微电子股份有限公司
申请日： 2011-07-04 - 公布日： 2013-01-09 - 主分类号： H01L29/41 文献下载
摘要：一种沟槽式功率半导体元件，具有一第一导电型的轻掺杂基板、至少二个沟槽、一栅极结构、一第二导电型的阱区、一第一导电型的第一掺杂区、至少二个沟槽底部重掺杂区、一接触窗与一导电结构，其中，沟槽位于所述轻掺杂基板上；并且，这些沟槽中包括至少一个栅极沟槽；栅极结构位于前述栅极沟槽内；阱区环绕栅极结构；第一掺杂区是位于所述阱区上方；沟槽底部重掺杂区形成于这些沟槽的底部，并且这个沟槽底部重掺杂区是互相连接；接触窗位于轻掺杂基板上，并与前述沟槽保持一预设距离；导电结构填入接触窗，以电性连接沟槽底部重掺杂区。本发明提出一种沟槽式功率半导体元件以及此沟槽式功率半导体元件的制造方法，简化了制造工艺，降低了制造成本。
沟槽功率半导体元件及其制造方法

[发明专利]具快速切换能力的沟渠式功率金氧半导体结构及制造方法-CN201110104067.6有效
发明人：张渊舜;涂高维 -专利权人：科轩微电子股份有限公司
申请日： 2011-04-22 - 公布日： 2012-10-24 - 主分类号： H01L21/336 文献下载
摘要：一种具快速切换能力的沟渠式功率金氧半导体结构及制造方法，其中该方法包括以下步骤：先形成一第一导电型的一外延层于一基板上，接下来，形成多个栅极结构于该外延层内；形成具有该第一导电型的一浅层掺杂区于该外延层的表面，随后，形成一遮蔽结构于该浅层掺杂区上；接下来，利用该遮蔽结构形成具有一第二导电型的多个阱区于该外延层内，随后，形成具有该第一导电型的一源极掺杂区于阱区的表面；其中，该浅层掺杂区的掺杂浓度小于该源极掺杂区的掺杂浓度与该阱区的掺杂浓度，且该浅层掺杂区的掺杂浓度大于该外延层的掺杂浓度。本发明能够有效地降低源漏二极管正向压降(VSD)，得到具有快速切换能力与低切换功率损耗的沟渠式功率半导体。
快速切换能力沟渠功率半导体结构制造方法

[发明专利]具有沟槽底部多晶硅结构的功率半导体及其制造方法-CN201010230893.0有效
发明人： 涂高维 -专利权人：科轩微电子股份有限公司
申请日： 2010-07-15 - 公布日： 2012-02-01 - 主分类号： H01L29/06 文献下载
摘要：一种具有沟槽底部多晶硅结构的功率半导体及其制造方法，所述功率半导体包括一第一导电型的基材、一沟槽、一重掺杂多晶硅结构、一栅极多晶硅结构与一栅极介电层；其中，沟槽形成于基材内；重掺杂多晶硅结构位于沟槽的一下部份，并且，重掺杂多晶硅结构的至少一侧边直接接触基材；栅极多晶硅结构位于沟槽的一上部份；栅极介电层位于栅极多晶硅结构与重掺杂多晶硅结构之间；重掺杂多晶硅结构的掺杂向外扩散以形成一重掺杂区。
具有沟槽底部多晶结构功率半导体及其制造方法

[发明专利]具有场效整流元件的功率半导体结构及其制造方法-CN201010225315.8有效
发明人： 涂高维 -专利权人：科轩微电子股份有限公司
申请日： 2010-07-09 - 公布日： 2012-01-11 - 主分类号： H01L29/78 文献下载
摘要：一种具有一场效整流元件的功率半导体结构及其制造方法，所述功率半导体结构包括一漏极区、一本体区、一源极区、一栅极通道与一分流通道；其中，本体区位于漏极区的上方；源极区位于本体区内；栅极通道位于本体区内，且邻接于一栅极结构；分流通道位于本体区内，并且由源极区向下延伸至漏极区；分流通道邻接于一导电结构；此导电结构耦接源极区。
具有整流元件功率半导体结构及其制造方法

[发明专利]整合肖特基二极管与功率晶体管于基材的制造方法-CN201010186754.2有效
发明人： 涂高维 -专利权人：科轩微电子股份有限公司
申请日： 2010-05-25 - 公布日： 2011-11-30 - 主分类号： H01L21/77 文献下载
摘要：一种整合肖特基二极管与功率晶体管于基材的制造方法；首先提供一基材，此基材的上表面定义有一晶体管区域与一肖特基二极管区域；随后，形成至少一个第一沟槽于晶体管区域与至少二个第二沟槽于肖特基二极管区域；接下来，形成一栅极多晶硅结构于第一沟槽内，并且，形成一第二多晶硅结构填入这些第二沟槽内，并且至少覆盖位于这些第二沟槽间的肖特基二极管区域；接下来，依序形成本体与源极掺杂区于第一沟槽与第二沟槽之间；然后，形成一层间介电结构覆盖栅极多晶硅结构与部分的第二多晶硅结构，以定义出一源极接触窗于本体上，并且定义出一肖特基接触窗于第二多晶硅结构上；最后，形成一源极金属层填入源极接触窗与肖特基接触窗。
整合肖特基二极管功率晶体管基材制造方法

[发明专利]金氧半导体芯片及其制作方法-CN200910171447.4有效
发明人：郑国樟;涂高维 -专利权人：尼克森微电子股份有限公司
申请日： 2009-09-04 - 公布日： 2011-04-13 - 主分类号： H01L27/088 文献下载
摘要：一种金氧半导体芯片，包括一重掺杂的半导体基板、一外延层、至少一元件与一金属图案层；重掺杂的半导体基板构成一漏极掺杂区；外延层于半导体基板上；外延层的上表面定义有一主动区、一终端区与一切割道保留区，在切割道保留区具有一蚀刻壁，延伸至半导体基板的一上表面；此半导体基板的上表面的边缘区域暴露于外；元件位于主动区，并具有一栅极与一源极；金属图案层位于外延层与半导体基板上，包括一栅极接触垫、一源极接触垫与一漏极金属图案，其中，栅极接触垫电连接栅极，源极接触垫电连接源极，至少部分的漏极金属图案位于半导体基板的上表面。此芯片的设计可降低导通耗损；其制作方法可降低制作成本，也有利于后续的封装与装配程序。
半导体芯片及其制作方法

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