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[发明专利]半导体装置及其制造方法-CN201310539882.4有效
发明人：须田亨 -专利权人： 株式会社吉帝伟士
申请日： 2013-11-04 - 公布日： 2017-12-01 - 主分类号： H01L23/31 文献下载
摘要：本发明提供不会阻碍外部电极与键合线的电接触、不对小型化以及量产化造成障碍的CoC连接的半导体装置。具有矩形形状的下侧半导体元件；沿着所述下侧半导体元件的边而排列并形成在下侧半导体元件上的多个外部电极；经由多个布线图案与多个外部电极分别电连接、且排列并形成在下侧半导体元件上的多个内部电极；形成为包围多个外部电极中的每一个或每多个的隔墙图案；以多个端子分别与多个内部电极电连接的方式搭载在下侧半导体元件上的上侧半导体元件；以及以滴注并流入下侧半导体元件与上侧半导体元件之间的方式而形成的树脂。
半导体装置及其制造方法

[发明专利]半导体封装件的制造方法-CN201710239394.X在审
发明人：稻冈俊幸;浦辻淳広 -专利权人： 株式会社吉帝伟士
申请日： 2017-04-13 - 公布日： 2017-11-10 - 主分类号： H01L21/56 文献下载
摘要：本发明提供一种用于获得半导体装置与布线之间的良好的接触的半导体封装件的制造方法。所述半导体封装件的制造方法包括如下步骤在基材上配置上部面设有外部端子的半导体装置；形成覆盖半导体装置的树脂绝缘层；在树脂绝缘层形成用于露出外部端子的开口部；在形成开口部之后，对开口部的底部进行等离子处理；在等离子处理之后，对开口部的底部进行化学溶液处理；以及形成与在开口部中被露出的外部端子相连接的导体。
半导体封装制造方法

[发明专利]半导体封装件的制造方法及半导体封装件-CN201710110202.5在审
发明人：矢田贵弘;吉光克司 -专利权人： 株式会社吉帝伟士
申请日： 2017-02-27 - 公布日： 2017-09-15 - 主分类号： H01L21/50 文献下载
摘要：本发明提供一种能够提高生产率并制造高质量的半导体封装件的半导体封装件的制造方法。该半导体封装件的制造方法包括如下步骤在支承基板的第一面一侧隔开间隔地配置多个半导体装置；形成与所述多个半导体装置的各个相连接的布线，并形成将所述多个半导体装置掩埋的第一绝缘树脂层；以及在所述多个半导体装置之间的区域中，从所述第一面一侧实施切削加工，形成贯通所述第一绝缘树脂层并使所述支承基板露出的第一槽部，以及在与所述第一面相反一侧的第二面上形成在与所述第一槽部相对应的位置具有开口部的阻挡剂图案，从所述第二面一侧对所述开口部实施蚀刻加工，而在所述第二面一侧形成第二槽部，由此针对各个所述半导体封装件进行单片化。
半导体封装制造方法

[发明专利]布线结构、印刷基板、半导体装置以及布线结构的制造方法-CN201710108682.1在审
发明人：松原宽明;近井智哉;林直毅;岩崎俊宽 -专利权人： 株式会社吉帝伟士
申请日： 2017-02-27 - 公布日： 2017-09-15 - 主分类号： H05K3/40 文献下载
摘要：本发明提供布线结构、印刷基板、半导体装置以及布线结构的制造方法。该布线结构，以不妨碍信号线等的微细化、也不使膜厚增大的方式使电流量大的布线图案的容许电流增大。该布线结构具备树脂层(1)和形成于所述树脂层(1)的布线(3)，所述树脂层(1)在形成布线的区域内具有多条平行的槽(2)，所述布线(3)由在所述形成布线的区域内的树脂层表面(1a)和所述多条槽的内壁面(1b)形成的镀膜构成。
布线结构印刷半导体装置以及制造方法

[发明专利]布线基板、具有布线基板的半导体封装件及其制造方法-CN201611048337.5在审
发明人：林直毅 -专利权人： 株式会社吉帝伟士
申请日： 2016-11-22 - 公布日： 2017-08-11 - 主分类号： H01L23/498 文献下载
摘要：本发明提供能够施加大电流的厚的布线层与能够进行精密加工的薄的布线层共存于同一层的布线基板及其制造方法。本发明提供布线基板，上述布线基板具有绝缘膜，位于第一布线上，且具有通孔；以及绝缘膜上的第二布线。第二布线具有包括第一层和位于第一层上且与第一层相接的第二层的层叠结构。第二层在通孔中与第一布线直接相接。与第一层重叠的区域中的第二层的厚度与在通孔内的第二层的厚度不同。
布线具有半导体封装及其制造方法

[发明专利]半导体封装件的制造方法及半导体封装件-CN201611204414.1在审
发明人：桥本圣昭;山本佑子 -专利权人： 株式会社吉帝伟士
申请日： 2016-12-23 - 公布日： 2017-07-25 - 主分类号： H01L21/60 文献下载
摘要：本发明提供一种半导体封装件的制造方法，其与现有的制造方法相比，能够减少用于形成通孔的材料而形成通孔。所述半导体封装件的制造方法包括在支承板之上形成绝缘材料层；在所述绝缘材料层中形成通孔；在所述绝缘材料层之上配置半导体元件，使得所述半导体元件的电极位于所述通孔之上；去除所述支承板；在所述绝缘材料层的与所述半导体元件的一侧相反的面、所述通孔及所述半导体元件的所述电极的面上形成种子层；以及在所述通孔中形成金属层。
半导体封装制造方法

[发明专利]半导体器件及其制造方法-CN201210397451.4有效
发明人：泽地茂典;山方修武;井上广司;板仓悟;近井智哉;堀将彦;胜又章夫 -专利权人： 株式会社吉帝伟士
申请日： 2012-10-18 - 公布日： 2017-07-21 - 主分类号： H01L23/528 文献下载
摘要：本发明涉及半导体器件及其制造方法。一种半导体器件，包括半导体元件；支撑基板；用于密封半导体元件及其周边的绝缘材料层；在绝缘材料层中提供的金属薄膜布线层，其一部分暴露在外表面上；以及在绝缘材料层中提供并电连接到金属薄膜布线层的金属过孔，其中提供多个半导体元件，并且各半导体元件通过绝缘材料层叠以便每个半导体元件的电路表面面向金属薄膜布线层，以及每个半导体元件的电极衬垫被暴露而没有被层叠在其上的半导体元件隐藏，并电连接到金属薄膜布线层。可以更小和更薄的尺寸制造半导体器件，而且通过使得多个半导体芯片成为垂直层叠结构可以减少制造步骤的数目。
半导体器件及其制造方法

[发明专利]半导体存储装置及其制造方法-CN201310451470.5有效
发明人：板仓悟;胜又章夫;梅木昭宏;白石靖;阿部纯一郎 -专利权人： 株式会社吉帝伟士
申请日： 2013-09-27 - 公布日： 2017-04-12 - 主分类号： H01L25/18 文献下载
摘要：本发明提供一种将电源IC、各种无源元件模块化，并与控制器电源电压的低电压化、控制器以及NAND型快闪存储器的多电源化相适应的半导体存储装置。半导体存储装置（100）包括在背面具有BGA端子的控制器封装（110）以及分别具有多个半导体存储元件并搭载在控制器封装上的一个或多个存储器封装（120）。控制器封装包括在背面具有BGA端子的基板；搭载在下基板上的供给多个电源的电源IC；以及控制器，该控制器搭载在下基板上，利用由电源IC供给的多个电源而动作，经由BGA端子提供与外部系统的接口，并且控制针对半导体存储元件的读出以及写入动作。
半导体存储装置及其制造方法

[发明专利]半导体装置-CN201610024987.X在审
发明人：茂田诚 -专利权人： 株式会社吉帝伟士
申请日： 2016-01-14 - 公布日： 2016-08-03 - 主分类号： H01L25/065 文献下载
摘要：本发明涉及小型化、薄型化及质量提高了的半导体装置。上述半导体装置的特征在于，具有封装基板以及层叠于上述封装基板上的多个半导体芯片，多个半导体芯片中的至少一个在背面的周缘部具有高度差部。
半导体装置

[发明专利]半导体封装件及其制造方法-CN201510884686.X在审
发明人：桥本圣昭 -专利权人： 株式会社吉帝伟士
申请日： 2015-12-03 - 公布日： 2016-06-22 - 主分类号： H01L23/31 文献下载
摘要：本发明提供可靠性高、设计自由度高的半导体封装件及其制造方法。半导体封装件的特征在于，包括：第一半导体器件，设置在支撑基板上；第一密封体，用于覆盖上述第一半导体器件；第一布线，设置在上述第一密封体上，与上述第一半导体器件相连接；第一中间缓冲层，用于覆盖上述第一布线；以及第二密封体，设置在上述第一中间缓冲层上，上述第一密封体和上述第二密封体与上述第一中间缓冲层由不同的绝缘材料形成。
半导体封装及其制造方法

[发明专利]半导体封装件-CN201510131896.1在审
发明人：宫腰武;细山田澄和;熊谷欣一;近井智哉;中村慎吾;松原宽明;作元祥太朗 -专利权人： 株式会社吉帝伟士
申请日： 2015-03-25 - 公布日： 2015-10-07 - 主分类号： H01L23/31 文献下载
摘要：本发明的一个实施方式的层叠型半导体封装件具有：第一电路基板；在第一电路基板上安装第一半导体元件而形成的第一半导体封装件；第二电路基板；在第二电路基板上安装第二半导体元件而形成的第二半导体封装件，第二半导体封装件层叠于第一半导体封装件；密封树脂，用于密封第一半导体；导电层，以与密封树脂相接的方式配置；以及散热通孔，与导电层相连接，并配置在第一电路基板上。
半导体封装

[发明专利]半导体装置及其制造方法-CN201310647834.7在审
发明人：友永义幸;大井田充;渡邉胜己;佐藤秀成 -专利权人： 株式会社吉帝伟士
申请日： 2013-12-04 - 公布日： 2014-06-18 - 主分类号： H01L23/31 文献下载
摘要：本发明提供同时实现低热阻化以及高密度化、耐热性优异的半导体装置及其制造方法。上述半导体装置具备：在背面具有多个外部端子、在表面具有与多个外部端子电连接的多个键合端子的基板；搭载在基板的表面上，且在表面具有多个键合焊盘的半导体芯片；对多个键合焊盘之间或者多个键合端子与多个键合焊盘之间分别进行连接的多个键合线；对基板的表面、多个键合线以及半导体芯片进行密封的第一密封层；以及形成在第一密封层上、且比第一密封层的热传导率高的第二密封层。
半导体装置及其制造方法

[发明专利]半导体模块-CN201310106918.X在审
发明人：梅木昭宏;蛭田阳一 -专利权人： 株式会社吉帝伟士
申请日： 2013-03-29 - 公布日： 2013-10-23 - 主分类号： H01L23/31 文献下载
摘要：本发明涉及半导体模块。本发明的课题是，解决在由封装基板、第1半导体封装和半导体裸芯片构成的半导体模块中，由于第1半导体封装的翘曲而产生引线短路、树脂封止时的未填充等问题。半导体模块（10），具有：在第1封装基板搭载半导体裸芯片并进行树脂封止而成的半导体封装（6）、半导体裸芯片（2）和第2封装基板（12），其特征在于，在所述第2封装基板（12）上搭载所述半导体封装（6），在所述半导体封装（6）上搭载所述半导体裸芯片（2）。
半导体模块

[发明专利]半导体器件、通过垂直层叠半导体器件配置的半导体模块结构及其制造方法-CN201210265330.4无效
发明人：山方修武;胜又章夫;井上广司;泽地茂典;板仓悟;山地泰弘 -专利权人： 株式会社吉帝伟士
申请日： 2012-07-27 - 公布日： 2013-01-30 - 主分类号： H01L23/14 文献下载
摘要：本发明涉及半导体器件、通过垂直层叠半导体器件配置的半导体模块结构及其制造方法。一种半导体器件包括：有机基板1；通孔4，沿基板的厚度方向贯穿有机基板；内部和外部电极5a，5b，在有机基板1的前和后面上并与通孔4电连接；半导体元件，经接合层3安装在有机基板1的一主表面上，其元件电路表面面向上；绝缘材料层6，密封半导体元件及其周边；金属薄膜布线层7，在绝缘材料层中提供，其一部分在外表面上暴露；金属过孔10，在绝缘材料层中并与布线层7电连接；以及，外部电极9，在布线层7上形成，其中布线层7被构造为电连接在半导体元件2的元件电路表面上的电极、电极5a、金属过孔10以及在布线层上形成的外部电极9。
半导体器件通过垂直层叠配置半导体模块结构及其制造方法

[发明专利]半导体装置及其制造方法-CN201110061664.5有效
发明人：丸谷尚一;岩见康成;近井智哉;高桥知子;山方修武;三次真吾;陈崇浩 -专利权人： 株式会社吉帝伟士
申请日： 2011-03-15 - 公布日： 2012-04-18 - 主分类号： H01L23/485 文献下载
摘要：本发明提供一种提高在半导体元件上形成的布线的连接性的合格率、且在支持板上安装半导体元件时无需高精度的半导体装置及其制造方法。半导体装置的特征在于具备：支持板；载置在支持板上并具有形成了多个第一电极的电路元件面的半导体元件；覆盖半导体元件的电路元件面并具有将多个第一电极露出的多个第一开口的第一绝缘层；覆盖形成有第一绝缘层的半导体元件的侧部和支持板的上部的第二绝缘层；和与第二绝缘层的上部和第一绝缘层相接触地形成并与多个第一电极电连接的布线层。根据本发明的半导体装置的制造方法，可以制造减轻热应力导致的支持板翘曲、提高布线连接性的合格率、且无需在开口形成时所要求的半导体元件的高安装精度的半导体装置。
半导体装置及其制造方法