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[实用新型]一种扩频时钟信号测试装置-CN202020178355.0有效
发明人：贾楫;丛伟林;孙海;程飞鸿;王小波 -专利权人：成都华微电子科技有限公司
申请日： 2020-02-17 - 公布日： 2020-09-15 - 主分类号： H03L7/197 文献下载
摘要：本实用新型属于电子测试领域，具体涉及一种扩频时钟信号测试装置。本实用新型对被测试的扩频时钟信号和参考时钟信号两路信号分别进行低通滤波,滤除高次谐波，保留基频部分；将两路低通滤波后的信号进行混频和低通滤波后进行过零检测获得数字基带信号；分析数字基带信号获得波形参数，与预期波形参数进行比对，判决测试结果是否在预期范围内。本实用新型可以对FPGA、CPLD、ARM微控制器、PowerPC微控制、DSP微控制器等各种数字器件的扩频时钟进行采样和分析，且硬件成本低，测试响应速度快，并且可以在一定程度上替代昂贵的台式测试仪器设备，有很强的可实施性。
一种时钟信号测试装置

[发明专利]交叠时钟高性能触发器-CN202010563382.4在审
发明人：刘云搏;丛伟林;段清华;王玉嫣;余梅;李建秋 -专利权人：成都华微电子科技有限公司
申请日： 2020-06-19 - 公布日： 2020-08-28 - 主分类号： H03K3/027 文献下载
摘要：交叠时钟高性能触发器，涉及集成电路技术，本发明的输入端通过第四传输门接第六反相器的输入端，第六反相器的输出端通过第八传输门接第十反相器的输入端，第十反相器的输出端作为触发器的输出端，第六反相器的输出端通过串联的第七反相器和第五传输门接第六反相器的输入端，第十反相器的输出端通过串联的第十一反相器和第九传输门接第十一反相器的输入端；本发明实现了一种交叠时钟高性能触发器结构，使触发器自身的建立时间小至负数，并且保持正确采样数据。
交叠时钟性能触发器

[发明专利]超低功耗查找表电路-CN202010563387.7在审
发明人：刘云搏;丛伟林;段清华;王玉嫣;余梅;李建秋 -专利权人：成都华微电子科技有限公司
申请日： 2020-06-19 - 公布日： 2020-08-28 - 主分类号： H03K19/20 文献下载
摘要：超低功耗查找表电路，涉及集成电路技术，本发明包括控制电路和并列的第一选择器组和第二选择器组，两个选择器组的输出端连接到公共输出端；每一选择器组中，包括一个A级传输门和并列的两个选择器支路，两个选择器支路的输出端皆连接到A级传输门的输入端，A级传输门的输出端作为该选择器组的输出端；本发明具有超高内部信号完整性(50％占空比)和超低功耗的特点。
功耗查找电路

[发明专利]集成电路芯片-CN202010310376.8在审
发明人：湛伟;马淑彬;夏明刚;丛伟林 -专利权人：成都华微电子科技有限公司
申请日： 2020-04-20 - 公布日： 2020-08-07 - 主分类号： H01L23/04 文献下载
摘要：集成电路芯片，涉及集成电路技术。本发明包括基板、封装外壳和设置于基板与封装外壳之间的芯片电路，其特征在于，所述封装外壳包括内外两层，内层和外层设置有金属区域，分布于内外两层的金属区域构成电容的两个极板，形成外壳电容，两个极板之间填充有导热绝缘材料；外壳电容至少有一个连接端穿过基片上的通孔连接到基片底面。本发明利用封装外壳形成电容器的电容值远远大于芯片本身集成的电容值，并且无需考虑电容器的高度，封装金属外壳电容器可以离芯片(die)本身足够近，因此芯片的高度(厚度)可以非常小。
集成电路芯片

[发明专利]内嵌eflash大容量存储器电路设计制备方法-CN201811580533.6在审
发明人：阙小茜;侯柯君;冯萍;李建秋;王玉嫣;耿林;丛伟林;刘云搏;何相龙;何晓桐 -专利权人：成都华微电子科技有限公司
申请日： 2018-12-24 - 公布日： 2019-04-23 - 主分类号： H01L27/02 文献下载
摘要：内嵌eflash大容量存储器电路设计制备方法，涉及集成电路芯片设计和制备技术。本发明包括下述步骤：1)在设计阶段，依据芯片面积状况，在既定数量的存储器以外，确定可增设冗余存储器数量，得到存储器总量，所述存储器为内嵌eflash IP存储器；2)在制片阶段，按照步骤1)确定的存储器总量，在芯片内容设置存储器；3)测试各存储器的优劣状况，在各存储器中择优选择以确定整体良品率最优的存储器连接方案，固化封装。本发明可在最大限度保证芯片版图尺寸的前提下，大大提升芯片的良品率。
存储器内嵌制备大容量存储器存储器总量电路设计良品率集成电路芯片设计芯片存储器连接冗余存储器设置存储器固化封装设计阶段芯片版图芯片内容制片增设测试保证

[发明专利]FPGA布线可编程开关结构-CN200910058563.5无效
发明人：李平;黄国辉;丛伟林;郑博文;苏世碧;李文昌 -专利权人：成都华微电子系统有限公司
申请日： 2009-03-11 - 公布日： 2009-08-19 - 主分类号： H03K19/177 文献下载
摘要：FPGA布线可编程开关结构，涉及集成电路技术。本发明包括配置电路、第一SRAM和MOS开关，MOS开关连接点(L1)和(L2)，其特征在于，还包括与MOS开关并联的缓冲器电路，缓冲器电路一端接点(L1)，另一端接点(L2)，缓冲器电路的控制端通过第二SRAM与配置电路连接。本发明的有益效果是，在时序不能满足要求的情况下添加PIP约束，约束关键路径的PIP类型，可以明显改善布线的时序特性。
fpga 布线可编程开关结构

[发明专利]一种CLB结构及CLB优化方法-CN200810148130.4无效
发明人：李文昌;丛伟林;杨嵩;余梅;侯伶俐 -专利权人：成都华微电子系统有限公司
申请日： 2008-12-31 - 公布日： 2009-08-12 - 主分类号： H03K19/173 文献下载
摘要：一种CLB结构及CLB优化方法，涉及集成电路技术。本发明由3个2输入LUT组成，其中第一LUT和第二LUT的输出端接第三LUT的两个输入端，第三LUT的输出端作为CLB的输出端，第一LUT和第二LUT的输入端接逻辑信号。本发明的有益效果是，相对于现有技术，本发明提高了资源利用率，在FPGA的芯片设计当中，D触发器会占据着很大的面积，采用这种LUT与D触发器分来的CLB结构也可以提高FPGA芯片的面积利用率。
一种 clb 结构优化方法

[发明专利]一种LUT结构和FPGA-CN200910058327.3无效
发明人：李平;李文昌;曾波;丛伟林;侯伶俐;鞠瑜华 -专利权人：成都华微电子系统有限公司
申请日： 2009-02-13 - 公布日： 2009-07-22 - 主分类号： H03K19/177 文献下载
摘要：一种LUT结构，涉及集成电路技术。本发明包括下述单元：地址预编码单元，具有两个2输入接口，通过两个4输出接口与数据读出编码控制单元连接，还通过两个4输出接口与编码地址锁存单元连接；编码地址锁存单元，通过两个4输出接口与数据写入编码控制单元连接；具有数据输出接口的数据读出编码控制单元，通过数据线与存储单元连接；存储单元，用于读写及存储数据；具有数据输入接口的数据写入编码控制单元，通过数据线与存储单元连接。本发明提高了FPGA的资源利用率，采用本发明的FPGA可以节省芯片面积，更利于实现高度集成化和小型化。
一种 lut 结构 fpga