专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]视频编码的运动补偿匹配方法和系统-CN201510847233.X有效
  • 王涛;柯金杰;顾思斌;潘柏宇;王冀 - 传线网络科技(上海)有限公司
  • 2015-11-27 - 2019-04-09 - H04N19/436
  • 本发明涉及一种视频编码的运动补偿匹配方法和系统,其中该方法包括:CPU从待处理视频中提取当前帧图像和参考帧图像,并将所提取的帧图像发送给GPU;GPU对所述参考帧图像进行至少一次插值处理,得到多个插值图像;GPU对所述当前帧图像进行划分得到多个预测块;GPU根据各所述预测块在所述参考帧图像和各所述插值图像内进行块匹配搜索;根据所述块匹配搜索的结果,确定所述当前帧图像的期望图像块的运动向量。本发明采用GPU执行帧图像的插值、分块与块匹配搜索的大量运算,采用CPU处理少量运算,由于采用GPU处理编码过程中最复杂也是最耗能的搜索部分,能够充分利用显卡的大规模并发性,从而大幅提升视频编码速度。
  • 视频编码运动补偿匹配方法系统
  • [发明专利]数据压缩编码的流水线并行加速方法及其系统架构-CN201510653690.5有效
  • 覃健诚;钟宇;陆以勤 - 华南理工大学
  • 2015-10-11 - 2019-04-09 - H04N19/436
  • 本发明公开了数据压缩编码的流水线并行加速方法及其系统架构,所述方法把数据压缩编码过程划分为7个可自由选择的环节;除了数据输入输出环节之外,中间的5个环节分别对应5个流水线部件;前后两个部件之间加入不同的数据缓冲区,形成1条编码流水线;每个数据缓冲区存放特定格式的中间数据,使编码流水线中的各部件能够并行处理,类似于CPU的并行流水线,从而提高编码的速度。本发明同时公开了数据压缩编码流水线的系统架构。本发明的方法、流水线系统及专用编码格式,能够在不影响压缩率的前提下,使数据压缩编码的速度比传统的单任务编码速度成倍数地提高。
  • 数据压缩编码流水线并行加速方法及其系统架构
  • [发明专利]动态图像预测编解码方法及装置-CN201280050657.8有效
  • 文仲丞;铃木芳典;陈朝庆 - 株式会社NTT都科摩
  • 2012-09-10 - 2018-11-27 - H04N19/433
  • 一种动态图像预测编码装置,具有:输入单元,其输入构成动态图像的多张图像;编码单元,其将过去已编码后又被复原的图像作为参照图像,对对象图像进行预测编码而生成压缩图像数据;复原单元,其对压缩图像数据进行解码而复原为再现图像;图像存储单元,其将再现图像存储为在对后续的图像进行编码时使用的参照图像;以及缓冲器管理单元,其控制图像存储单元,缓冲器管理单元(在对对象图像进行预测编码之前)根据与编码处理用的参照图像相关的缓冲器记述信息BD[k]控制图像存储单元,参照与对象图像不同的图像的缓冲器记述信息BD[m]对缓冲器记述信息BD[k]进行编码,并将编码数据附加在压缩图像数据中。
  • 动态图像预测编码方法装置程序解码
  • [发明专利]解码装置、解码方法以及程序-CN201380062494.X有效
  • 荒木祐一 - 索尼公司
  • 2013-11-25 - 2018-11-06 - H04N19/436
  • 本技术涉及一种解码装置、解码方法以及程序,采用该解码装置、解码方法以及程序可以以图块为单位对图像并行地进行解码。在此技术中,并行解码单元对例如根据被称为高效视频编码(HEVC)的编码方案已经进行了编码的图像进行解码,所述并行解码单元以例如在被称为HEVC的编码方案中所采用的图块为单位对所述图像并行地进行解码。本技术可应用于例如下述解码装置:该解码装置接收例如根据被称为HEVC的编码方案所编码的编码流,对所述编码流进行解码,以及生成图像。
  • 解码装置方法以及程序
  • [发明专利]一种处理视频数据的方法及装置-CN201510734237.7有效
  • 张家重;董毅;李光瑞;王玉奎 - 浪潮金融信息技术有限公司
  • 2015-11-02 - 2018-10-16 - H04N19/436
  • 本发明提供了一种处理视频数据的方法及装置,该方法包括:预先将N位二进制数的N个位置等分成M个数据层,其中,每个数据层中的位置相邻,每层中的P个位置构成P位二进制数,N=M×P,N、M、P均为正整数;将待处理视频数据的每个像素转换成二进制数,获取每个像素对应的像素二进制数;将每个像素对应的像素二进制数转换为N位的像素二进制数;将每个N位的像素二进制数的每个位置上的数值划分到对应的数据层的对应位置中,获得每个像素在每个数据层中的P位的像素二进制数;为每个数据层分配线程,通过每个线程并行处理每个数据层中的所有P位的像素二进制数。本发明提供了一种处理视频数据的方法及装置,能够提高处理视频数据的效率。
  • 一种处理视频数据方法装置
  • [发明专利]适用于HEVC标准的基于SRAM的DCT输入输出数据缓存方法-CN201510787841.6有效
  • 范益波;黄磊磊;刘淑君;曾晓洋 - 复旦大学
  • 2015-11-17 - 2018-10-16 - H04N19/433
  • 本发明属于高清数字视频压缩编解码技术领域,具体为一种适用于HEVC标准的基于SRAM的DCT输入输出数据缓存方法。本发明使用4个深度为128,宽度为8像素宽度的静态随机存储器(SRAM),并将64×64大小的图像处理块等分成4个32×32大小的1/4图像处理块;将32×32大小的1/4图像处理块等分成16个8×8大小的1/64处理块;将8×8大小的1/64处理块等分成8个1×8大小的图像处理行;然后对各图像块处理的数据与各静态随机访问存储器中各存储单元地址之间建立对应的存储关系。使用本发明方法,无论访问的块大小为4×4,8×8,16×16还是32×32,无论访问的格式是按行输出还是按块输出,总是能够提供每周期32像素的吞吐率,从而以极低的硬件代价来达到极高的吞吐率。
  • 适用于hevc标准基于sramdct输入输出数据缓存方法

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