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[发明专利]一种顶层选择栅切线的光刻‑刻蚀工艺方法-CN201710733223.2在审
发明人：何佳;刘藩东;杨要华;王鹏;吴林春;张若芳;夏志良;霍宗亮 -专利权人：长江存储科技有限责任公司
申请日： 2017-08-24 - 公布日： 2018-02-02 - 主分类号： H01L27/11529 文献下载
摘要：本发明提供了一种顶层选择栅切线的光刻‑刻蚀工艺方法，通过在光刻后增加低温氧化物(LTO)材料沉积的工艺步骤，来变相减小了光刻关键尺寸(PHCD)，从而实现了减小顶层选择栅切线的关键尺寸，以适应半导体部件微型化发展的需要。同时采用了低温氧化物(LTO)作为沉积材料，使得等离子体增强化学的气相沉积法(PECVD)的沉积温度的温度可控制在约50℃，远远低于光刻胶材料(Photo Resist)的100‑120℃的烘烤温度(Bake Temperature)，能够完全避免在沉积材料时出现光刻胶材料变软的现象。以上述手段替换使用浸入光刻工具(Immersion Litho Tool)的方式，来经济且稳定的减小光刻关键尺寸，进而减小顶层选择栅切线的关键尺寸。
一种顶层选择切线光刻刻蚀工艺方法

[实用新型]非易失性存储器设备-CN201720248226.2有效
发明人： J·德拉洛 -专利权人：意法半导体(鲁塞)公司
申请日： 2017-03-14 - 公布日： 2017-11-24 - 主分类号： H01L27/11529 文献下载
摘要：本公开涉及一种非易失性存储器设备，该非易失性存储器设备包括至少一个存储器单元(CEL)，该至少一个存储器单元包括选择晶体管(TRS)，该选择晶体管包括嵌入在半导体衬底区域(SB1，SB2)中的绝缘选择栅极(SG)；半导体源极区域(S)，该半导体源极区域与该嵌入式绝缘选择栅极的下部(31)接触；状态晶体管(TR)，该状态晶体管包括具有嵌入在该衬底区域中在该嵌入式绝缘选择栅极的上部(30)上方的至少一个绝缘部分(10)的浮栅(FG)、半导体漏极区域(D1，D2)、以及与该浮栅绝缘并且部分地位于该浮栅上方的控制栅极(CG)，该源极区域(S)、该漏极区域(D1，D2)和该衬底区域(SB1，SB2)以及该控制栅极(CG)是单独可极化的。
非易失性存储器设备

[发明专利]CP阱偏置方法-CN201710140554.5在审
发明人： O.权;J.朴;W.赵 -专利权人：桑迪士克科技有限责任公司
申请日： 2017-03-10 - 公布日： 2017-09-26 - 主分类号： H01L27/11529 文献下载
摘要：描述了多种方法和系统，用于减小用于利用一个或多个NAND串来执行存储器操作的裸片面积和电路复杂性。在一些实施例中，NAND串可以被安排在p阱之内，所述p阱被物理地短路连接至NAND串的源极侧端。在这种情况下，在存储器操作期间，施加至所述NAND串的所述源极侧端的偏置电压(例如，2.5V)也将可以被施加至所述p阱。所述NAND串的所述源极侧端与所述p阱之间的物理短路可以在制作存储器裸片期间形成，并且可以在所述存储器裸片的操作期间防止所述NAND串的所述源极侧端与所述p阱彼此电绝缘。
cp 偏置方法

[实用新型]基于CMOS工艺的单次可编程只读存储器-CN201720138918.1有效
发明人：陆阳;王炜槐;韩广涛;陈佳;周逊伟 -专利权人：杰华特微电子（张家港）有限公司
申请日： 2017-02-16 - 公布日： 2017-09-12 - 主分类号： H01L27/11529 文献下载
摘要：本实用新型公开了一种基于CMOS工艺的单次可编程只读存储器，由于选择管与存储器件之间连接有压差产生器件，将压差产生器件上的压降作为存储器件体端与源端的电压差，作为存储器件的浮栅PMOS体端和源端不再等电位，并且体端电位高于源端，另一个方案则是在浮栅PMOS栅端和源端之间并联有电容。在PMOS浮栅不存储电荷的情况下，降低逻辑0状态下的漏电，无需增加工艺流程，节省了成本。
基于 cmos 工艺可编程只读存储器

[发明专利]一种基于深孔填充的三维半导体存储器件及其制备方法-CN201410471222.1有效
发明人：缪向水;季宏凯;童浩 -专利权人：华中科技大学
申请日： 2014-09-16 - 公布日： 2017-08-11 - 主分类号： H01L27/11529 文献下载
摘要：本发明公开了一种基于深孔填充的三维半导体存储器件及其制备方法。该制备方法适用于制备三维半导体存储器的U型沟道采用双离子束沉积技术，一束离子轰击靶材，使材料原子发生溢出，原子沿轨迹沉积到深孔中，一束离子轰击深孔表面，使沉积的材料无法覆盖深孔顶部，从而确保三维半导体存储器件U型沟道的完整形成。U型沟道的半导体存储器件的电极从器件上方引出，减小了电极的接触面积，同时U型半导体存储器件的NAND串可以包括至少一层半导体、一层绝缘层交替叠加的堆叠结构，增大了单位面积下的器件数，故U型沟道的半导体存储器可以大大增加存储密度。
一种基于填充三维半导体存储器件及其制备方法