[发明专利]累加器电路及其使用方法

说明书

本发明与1995年3月13日提交的、序列号为08/403,158、题目为“Computor Processor Utilizing Logarithmic Conversion and Methodof Use Thereof”的发明有关，上述有关的发明已转让给本发明的同一受让人，其中所述的主题事物引用在本文中以作为参考。

本发明涉及累加器，用于累加数字，具体涉及一种可编程序的、有选择性地将输入信号所表示的数字相加的累加器。

累加器是一种电子电路，用于对信号所表示的数字数据求和。累加器典型地接收两个或多个信号，然后将这些信号相加在一起以形成一个和值。累加器电路广泛地用于各种应用之中，例如，业已制造的计算机几乎每个计算机都含有一个累加器。

常规的累加器包含两种不同类型的累加器，即串行累加器和并行累加器。串行和并行累加器两者提供相同的基本功能，亦即，它们俩都将多个输入信号相加在一起，以产生一个和值。然而，串行和并行累加器在结构和性能速度方面有所不同。串行累加器将对一个时段内所接收的一个输入信号序列求和；而并行累加器将对同时接收的多个输入信号求和。在电路结构方面，串行累加器包含一个加法器，该加法器与一个寄存器相连接；而并行累加器包含一个加法器树，该加法器树与一个寄存器相连接。加法器是一种可将两个信号相加在一起以产生一个和值的电路。加法器树是将三个或多个信号相加在一起以产生一个和值的电路。寄存器是用于存储该和值的存储器电路。

图1示出一种先有技术的串行累加器电路。该串行累加器包含一个加法器11和一个寄存器12。该串行累加器随时在一个第一输入端10上接收一个输入信号序列，加法器11还在反馈通路13上接收表示在寄存器12中所存储的和值的信号，并将对第一输入端10和反馈通路13上所接收的信号求和，以产生一个求和的结果，然后将它存储在寄存器12中。在接收整个输入信号序列之后，在寄存器12中所存储的和值表示该输入信号的和值。累加器将寄存器12的内容作为一个信号提供在其输出端14上。

串行累加器的缺点是在一个时刻只对一个输入求和，因而这负面影响了串行累加器在很多工程问题中的可应用性。例如，在计算机中，累加器用于对大量的输入信号求和时会严重地使数据处理速度降级。

图2示出一种先有技术的并行累加器电路。该并行累加器电路含有一个加法器树16和一个寄存器17。该加法器树16同时在输入端15接收多个输入信号，然后产生一个和值并存储在寄存器17中。该和值由输出端18上的一个信号来表示。该加法器树16包含多个加法器，它们连接在一起以允许对三个或多个输入信号同时求和。在使用图2所示的加法器树拓扑时，需要有N-1个加法器来对N个输入求和。例如，如图2所示，八个输入信号可被同时接收，于是在加法器树中需要有七个加法器。如果人们想对更多数目的输入信号求和，则需要有更多的加法器。例如，为了对64个输入信号求和，则加法器树要求有63个加法器。

虽然并行累加器比串行累加器快些，但并行累加器的缺点是要求有很多累加器，因此在一个集成电路中实施时需要大量的空间。这使并行累加器在很多工程应用中是不切实际的。

为此，现在需要一种能够同时对多个输入信号求和、且在集成电路中无需大量面积、也不招致大的处理延迟的累加器电路。

本发明的特点具体在所附的权利要求书中指出了，可是，本发明的其它特点将在结合以下附图和参阅下文描述以后就会明了，并能更好地理解本发明。

图1示出一种先有技术的串行累加器电路。

图2示出一种先有技术的并行累加器电路。

图3示出根据本发明的优选实施例的一种累加器的概念图。

图4示出根据本发明的另一个实施例的一种累加器的概念图。

图5示出本发明的各种实施例所使用的一种优选的求和电路的方框图。

图6示出本发明的各种实施例所使用的另一种求和电路的方框图。

图7示出根据本发明的一个实施例的一种使用例如图3和图4所示的累加器的方法的流程图。

图8示出包含本发明各种实施例的一种计算机的方框图。

本发明的优点是提供了一种能够对大量输入信号求和并且在集成电路中需要较小空间和累加数值所需要的时间比执行相似功能的常规的累加器较少。本发明的另一个优点是提供一种能够容易被编程序以便有选择性地累加来自不同源的任意组合的输入信号的累加器电路。本发明的又一个优点是提供一种具有减小输入电容量的累加器电路。