[发明专利]带差分电路的半导体集成电路

说明书

本发明涉及带差分电路的半导体集成电路。

通常，差分电路能用成对的有相同性能的元件构成，它能对不同电路的不同输入提供温度补偿。因而，这种半导体集成电路能在大的温度范围内工作。因而，经常用在放大电路中。例如，图1A是包括在常规半导体集成电路中的差分放大电路图。图1B是显示其工作的波形图。参见图1A和1B，由各对元件N型晶体管N1至N2，P型晶体管P1至P2；N型晶体管N4至N5，P型晶体管P4至P5，电容器C1至C2和N型晶体管N3构成的差分放大电路。

P型晶体管P1至P2和P型晶体管P4至P5是具有与电源VDD连接的N阱2的PN面结型分主元件。而且，电容器C1和C2是具有通过绝缘层在公用N阱2上形成PN结面的绝缘层分立元件。

电容器C1和C2的各端输入差分信号IN及其反相信号IN，电容器C1和C2的另一端C12和C22连到N型晶体管N1和N2，使差分信号输入各N型晶体管N1和N2的栅。

N型晶体管N1和N2根据输入栅极的差分信号相互不同的相位运作，放大差分信号。然后，差分放大电路通过N型晶体管N2的漏极从其输出端OUT输出。

P型晶体管P1和P2作为电N型晶体管N1和N2构成的元件对的负载元件。

N型晶体管N3在栅极输入参考电压VR、N型晶体管N3的漏极连到用N型晶体管N1和N2构成的元件对的公共结，供给恒定电流。

N型晶体管N4和N5和P型晶体管P4和P5在栅极输入控制信号φ及其反相信号φ，当控制信号是高电平时，其导通。偏置电压VB供给电容器C1和C2的另一端C12和C22。因此，用N型晶体管N4和N5和P型晶体管P4和P5构成偏置电路。

然而，参见图1B，说明常规差分放大电路。根据控制信号φ的高电平周期和低电平周期，差分放大电路输入两个按时间划分的输入信号，分别为差分输入信号IN或IN，并在控制信号φ从低电平转到高电平之前，输出两个输入信号比较结果的OUT。

首先，控制信号φ是高电平时，晶体管N4和N5和P4和P5导通，偏置电压VB供给电容器C1和C2的另一端C12和C22。电容器C1和C2中，累积电荷与差分输入信号IN或IN成比例。

随后，控制信号φ变成低电平时，晶体管N4，N5，P4和P5关闭。因此，电容器C1和C2中累积的电荷变成保持状态。然后，按时间划分的其它输入信号作为差分输入信号IN或IN输入。本例中，图1B中差分输入信号IN的波形，表示降低的待比较的输入信号的电位。由于保持了电容器C1中累积的电荷，电容器C1的另一端的电位由偏置电压VB降低，如实线所示的有关差分输入信号IN。

另一方面，由于差分输入信号IN的电位不变，电位储存在电容器C2中，电容器C2另一端的电位保持在偏置电压VB，如实线所示。

而且，差分放大电路输出低电平为输出OUT，在控制信号φ从低电平转变到高电平之前作为分别对应控制信号φ的高电平周期和低电平周期的两个按时间划分的输入信号的比较结果。

这种情况下，差分放大电路的电容器C1和C2构成在与构成P型晶体管P1至P5的N阱2相同的N阱2上。由于电源VDD使N阱2偏置，其它元件之间的寄生容量减小。另一方面，由于加到电容器C1和C2的电极上的噪声变成相同的相位，用差分电路能排除噪声，减小差分电路的不正常动作。

但是，在带差分电路的常规半导体集成电路中，随着封装尺寸的增加，如装入CMOS逻辑电路等而在开关时产生的高电平尖峰噪声叠加到电源线上。如图1B所示，叠加到电源线上的高电平峰值噪声叠加到与电源线连接的N阱电位上，并通过N阱与电容器C1和C2之间的寄生电容叠加到电容器C1和C2的另一电极C12和C22的信号电位上。这种情况下，会使N阱中的阻抗电阻值，噪声的相位并将叠加到电容器C1和C2的另一电极C12和C22的信号电位上。而且，由于差分电路的共模抑制比比CMRR受到限制，因而难以完全除去噪声，引起差分电路的不正常动作。

本发明的目的是，提供带差分电路的半导体集成电路，能改善差分电路关于叠加到电源线上的高电平峰值噪声的共模抑制比(CMRR)。

按本发明一个方案的带差分电路的半导体集成电路，包括：有与半导体衬底的PN结面或与电源连接的阱的结型分立元件；和多个由无PN结面的绝缘层分开的绝缘层分立元件。通常，绝缘层分立元件有与阱分开构成的独立阱。反之，每个绝缘层分立元件可以有与阱分开构成的独立阱。这种情况下，用低阻值线互连各独立阱。