[发明专利]非易失半导体存储器

说明书

本发明涉及非易失半导体存储器，特别涉及闪速型非易失半导体存储器，在其中设置了多个可擦除的和能够以电的方式被作标记的存储单元晶体管。

近来注意力集中到按照它们一瞬间的集中可擦除性而被称为闪速存储器的非易失半导体存储器，所述闪速存储器具有由场效应晶体管(以后称为存储单元晶体管)组成的存储单元矩阵，通过以电的方式改变晶体管的阈值电平使得可标记或擦除这些存储单元。

在闪速型半导体存储器中，通常通过利用给存储单元晶体管的源极施加高电压、使控制栅极的电位为高电平和漏极浮置而在各源极和控制栅极之间产生的电场的隧道效应使电子流出存储单元晶体管的浮置栅极来对全部存储单元进行初始化。

在上述初始化中，可能会出现称为降压(depression)的现象，其中因为超出时间地给源极施加高电压而使某些存储单元晶体管的阈值电压变得过低，或者即使恰当地施加高电压，但由于控制栅极绝缘层的微小缺陷或厚度的不同或浮置栅极颗粒尺寸的离散而使某些存储单元晶体管的阈值电压变得过低，使相应的字线不可读，这是由于即使当相应的字线变为地电平，但这些位线被激励通过了处于开放单元(on-cell)状态的被降压(depressed)的存储单元晶体管的缘故。

因此，通常在擦除脉冲的每次施加之后执行验证处理来证实没有被降压的存储单元晶体管。

由于利用为通常的数据读出而准备的同一电路来逐个地检查每个存储单元晶体管要花费太长的时间，所以开发了用于集中读出的一些电路来检测被降压的存储单元晶体管的存在，在日本专利申请特许公开第222994/92中描述了这种电路的一个例子。

图5表示普通闪速型非易失半导体存储器的一个例子(以后称为第一已有技术)，在擦除脉冲的每次施加之后执行集中读出来检测被降压的存储单元晶体管的存在。

该第一已有技术的非易失半导体存储器具有：

存储单元阵列1x，存储单元晶体管MC11x至MCmnx的矩阵按行和列排列，每一存储单元晶体管由具有浮置栅极的场效应晶体管组成，通过以电的方式控制其阈值电压能够对其进行标记或擦降，

字线WL1至WLm，每条字线相应于存储单元阵列1x的每一行而设置，与排列在该行的存储单元晶体管的控制栅极连接，

位线DL1至DLn，每条位线相应于存储单元阵列1x的每一列而设置，与排列在该列的存储单元晶体管的漏极连接，

与所有存储单元晶体管MC11x至MCmnx连接的源极线SL，

源极电压馈送6，按照擦除控制信号ER在执行擦除脉冲加处理时给源极线SL施加具有预定时间宽度和电压高度的擦除脉冲Ve，否则将源极线SL的电位保持在高电平，

字线电压发生器3x，按照由电压选择信号VRS控制的操作模式产生施加给字线WL1至WLm的电压，

行译码器2x，被提供了控制信号ARS和ARN一行地址信号ADr以及字线电压发生器的输出，在执行普通读出时选择和设定字线WL1至WLm之一在选定的普通电源电压Vcc的电平上，在执行数据写入时选择和设定字线WL1至WLm之一在此电源电压Vcc高的写入电压电平上，以及在施加擦除脉冲或执行降压验证时选择和设定全部字线WL1至WLm在高电平上，

列译码器4和列选择器5，被提供了控制信号ACS和ACN以及列地址信号ADc，在执行普通读出或普通数据写入时选择位线DL1至DLn中的一条，在执行降压验证时选择全部位线DL1至DLn，以及在施加擦除脉冲时使全部位线未被选择，即处于浮置状态，

读出放大器8，在执行普通读出或降压验证时检测和鉴别由列译码器4和列选择器5选定的一条位线或一些位线的电流电平，

写入电压馈送7x，在执行数据写入时给由列译码器4选定的位线提供预定的数据写入电压，以及

选择器9，在执行数据写入时选择写入电压馈送7x和在其它情况下选择读出放大器8，以便与选定的一条位线或一些位线连接。

在该第一已有技术的非易失半导体存储器中：

行译码器2x包括行地址单元和字线单元，每一行地址单元由相应于行地址信号ADr的每一位的反相器IV21以及“与非”门G21和G22组成，每一字线单元由相应于每条字线WL1至WLm的“与非”门G23x以及晶体管Q21和Q22组成，

类似于行译码器2x，列译码器4包括列地址单元和位线单元，每一列地址单元由相应于列地址信号ADc的每一位的反相器IV41以及“与非”门G41和G42组成，每一位线单元由“与非”门G43和反相器IV42组成。