[发明专利]隔离栅半导体器件及其制造方法

说明书

本发明涉及隔离栅半导体器件，确切涉及控制隔离栅半导体器件的阈值电压V_T和提高隔离栅半导体器件的跨导g_m。

本领域的技术人员都知道，V_T与隔离栅半导体器件导通时的电压有关，而且随着沟道区的载流子浓度而变化。例如，为了在隔离栅半导体器件中形成沟道，N沟隔离栅半导体器件的栅一源之间的电压(V_GS)必须超过V_T，因栅极电压通常是隔离栅半导体器件的输入电压，故输入电压相对于源极电压必须超过V_T，以便形成导电沟道。换言之，除非V_GS＞V_T，否则将不会有明显的漏极电流(I_D)流过隔离栅半导体器件的沟道区。此外，V_T在确定隔离栅半导体器件的饱和电流方面很重要，饱和电流反过来又有助于确定器件的功率带宽。

虽然在隔离栅半导体器件的所有应用中精确地控制V_T都是迫切希望的，但在低压应中格外重要。对于采用标准电源电平的隔离栅半导体器件，上部电源干线(5V)与下部电源干线(OV)之差(亦即约为5V)大得是以使V_T的起伏对器件性能的影响可忽略。然而，在低压应用中，这两电源干线差小于1.5V，V_T呈现为总电源电压的主要部分，因此V_T的起伏引起隔离栅半导体器件电流驱动能力的很大起伏。

此外，隔离栅场效应晶体管的跨导g_m受其V_GS、I_D和V_T的影响。因跨导随I_D增加而增加，故希望使I_D尽量大，从而增大跨导。尚且，隔离栅场效应晶体管的高频开关速度因栅—漏电容和栅—源电容的组合(合起来称为“栅电容”)而降低。据此，大的栅电容降低了隔离栅场效应晶体的带宽，或降低了隔离栅场效应晶体管的频率响应。

为此，具有一种能控制阈值电压并在低电压和高带宽应用中能使栅电容最小化的隔离栅场效应晶体管及其制造方法，该是很有益的。

图1-9示出根据本发明第一实施例在工艺过程期间隔离栅场效应晶体管一部分的高倍放大剖面图；

图10-18示出根据本发明第二实施例在工艺过程期间隔离栅场效应晶体管一部分的高倍放大剖面图；以及

图19示出根据本发明第三实施例在工艺过程期间隔离栅场效应晶体管的高倍放大剖面图。

总的说来，本发明提供了一种隔离栅半导体器件和一种制造隔离栅半导体器件的方法。隔离栅半导体器件也称为“隔离栅场效应器件”和“隔离栅场效应晶体管”。根据本发明制造的隔离栅半导体器件具有一个减小了的栅电容，因而频率响应即带宽比其它方法制造的隔离栅半导体器件更高。更确切地说，本发明的隔离栅半导体器件在器件的漏区具有一个轻掺杂漏(LDD)延伸区，它允许在邻近漏区的栅结构部分和轻掺杂漏延伸区之间制作较厚的栅介电材料。于是，栅结构包含两个导电部分：一个导电部分靠近器件的漏区，用作短路电极；另一个邻接器件源区的延伸区即第二导电部分，用作有源栅结构。

应当理解，在各图中用相同的参考号来表示相同的元件。还应理解，本发明描述中提供的材料、浓率和厚度仅仅用作例子而不是本发明的限制。

图1示出根据本发明第一实施例在工艺过程期间局部完成的互补隔离栅场效应晶体管10的局部放大剖面图。互补隔离栅场效应晶体管10包含一个制作在部分P型外延层13中的N沟晶体管15和一个制作在部分N阱14中的P沟晶体管16。图1所示的是一个其上排列有外延层13的P型衬底11。作为例子，外延层13为P型，带有一个主表面12，其厚度范围约为2μm-5μm。采用本技术领域已知的方法在部分P型外延层13中制作一个N型杂质阱14。例如，衬底的电阻率范围为～0.01Ωcm-～0.1Ωcm，P型外延层13的电阻率为～6Ωcm-～8Ωcm。P型外延层13和N阱14的表面浓度为5×10¹⁵原子/cm³。虽然本发明的描述包括了衬底11和P型外延层组合以防止闭锁，但应理解，本发明的隔离栅场效应晶体管可以制作在衬底11之类的半导体材料中。此外，场注入区22制作在P型外延层13中，场注入区23制作在N阱14中，而场氧化区24制作在场注入区22和23上。外延层、掺杂阱、场注入区以及场氧化区的制作，对于本领域技术人员是公知的。