[发明专利]一种用于半导体器件的表面耐压区

说明书

本发明涉及半导体高压器件及功率器件技术，特别是涉及一种用于半导体器件的表面耐压区。

众所周知，平面(planar)n⁺-p^-(或p⁺--n^-)结的击穿电压常受限于表面击穿。这里利用图1所示的n⁺-p结剖面，对此现象作一简单解释。

图中1为第一种导电类型区，如p^-(或n^-)型衬底，2为形成在第一种导电类型衬底上的第二种导电类型区，如n⁺(或p⁺)型区，当n⁺-p(或p⁺-n^-)结加上反向偏压后，沿中间线只有纵向电场，其值在n⁺-p(或p⁺-n^-)冶金结面最高，其沿线积分等于反向偏压。沿p(或n)区表面有一横向电场，其沿表面的积分也等于反向偏压。由于曲率效应，在n⁺(或p⁺)区表面附近的电场分布很不均匀，在n⁺(或p⁺)区附近有特别高的电场。此高电场使碰撞电离击穿电压远低于同衬底的单边突变平行平面结的碰撞电离击穿电压。

为了提高表面击穿电压，已有不少的有关技术可以利用。这种技术称为平面结终端技术，关于平面结终端技术可参考文献：B.J.Bali-ga.IEE Proc，Vol 129.pt I.No.5pp.173-179(1982)。在各种平面结终端技术中，可能使击穿电压达到同衬底的平行平面突变结90％的，只有结终端扩展(JTE)、可变表面掺杂(VLD)及电阻场板(RFP)。而结终端扩展不可能在最短的表面距离内达到最大的击穿电压；可变表面掺杂需采用结较深的扩散，且其制造方法与现代亚微米工艺不兼容；电阻场板则需要增加复杂的电阻膜制作，使工艺复杂，成本提高。此外，即使采用这三种技术，也不可能使表面耐压区同时成为横向器件中导通电阻较小的漂移区。

横向器件中为提高击穿电压和降低导通电阻，有偏置栅(offset-gate)及RESURF两种技术，见文献S.Ochi，et al.，IEEE Trans.Electron Devices Vol.ED-27p.399(1980)；E.J.Wildi，et.al.，IEDM Digest p.268(1982)，但这两种技术一般都需要专门的离子注入工艺才能达到较好的效果，从而增加了工艺的复杂性。而且即使那样，也不能达到在同样击穿电压下提供比本发明具有更低的导通电阻(对MOS器件)及基极电阻(对双极型器件)的效果。

本发明的目的在于提供一种新的表面耐压区及其制作方法。利用本发明，可在一定电阻率的衬底上以最短的表面距离实现最高的击穿电压。此表面耐压区的结构使得在制作方法上有许多灵活性，便于和现代亚微米工艺兼容，基于此种灵活性使得BiCMOS工艺及CMOS工艺兼容的高压集成电路与功率集成电路能以更低的成本和更高的性能实现。

本发明是根据发明者关于最佳可变表面掺杂的理论构想而来的，见文献X.B.Chen等，Solid-State Electronics，Vol.35，pp.1365-1370(1992)(本发明受到中国国家自然科学基金资助)。

为了实现上述目的，本发明提供了一种半导体器件的表面耐压区，所述表面耐压区位于在第一种导电类型的衬底之上形成的第二种导电类型区的中心部分的周围，其中，该表面耐压区的第二种导电类型杂质的有效平均密度随着离开所述第二种导电类型区的中心部分的距离的增加而逐渐或阶梯式减少，这里W_pp指由该衬底构成的单边突变平行平面结在击穿电压下的耗尽层厚度，所述杂质的平均密度是指在第二种导电类型区的中心部分与第一种导电类型的衬底之间外加反向电压近于反向击穿电压而使表面耐压区全部耗尽的情况下，在横向尺寸远小于W_pp且大于该表面耐压区的厚度的面积内的第二种导电类型的电离杂质原子的总数减去第一种导电类型的电离杂质原子总数的差值(即有效的第二种导电类型杂质总数)除以所述面积所得的值。

本发明还提供了一种半导体器件的表面耐压区，其中此区中的掺杂密度的变化是通过既用第二种导电类型的杂质又再用第一种导电类型的杂质进行补偿的方法而得到的。

本发明还提供了利用此种补偿方法的下述结构的表面耐压区：