[发明专利]鉴相器、延迟锁相环电路及信号处理方法

说明书

本申请实施例提供了一种鉴相器、延迟锁相环电路及信号处理方法，涉及集成电路技术领域。鉴相器包括：边沿检测电路和SR锁存器，其中，边沿检测电路，其用于在输入时钟信号的上升沿对反馈时钟信号进行采样，并将反馈时钟信号的采样结果输出至SR锁存器；SR锁存器，其用于根据采样结果和输入时钟信号，确定输出端Q的输出信号。本申请实施例中的鉴相器中设置了边沿检测电路和SR锁存器，因此，可以采用边沿采样方式检测两个输入信号的相位关系，使得相位关系的判断更加容易，且由于该鉴相器的输出信号不是周期性的脉冲信号，因此能够消除鉴相死区的影响。

技术领域

本申请涉及集成电路技术领域，具体而言，本申请涉及一种鉴相器、延迟锁相环电路及信号处理方法。

背景技术

鉴相器是一种广泛用于高速接口芯片中完成时钟恢复功能的电路模块。相关技术中的鉴相器如图1所示，由四个D触发器(FF1，FF2，FF3，FF4)和两个异或门(XOR1，XOR2)所组成，Din表示接收到的随机数据流，其为随机的0，1，分别对应低电平和高电平两种状态。CK为本地时钟信号，占空比为50％，其频率等于数据流的码率，FF1，FF2，FF4为上升沿采样，FF3为下降沿采样。

对于某一个CK上升沿刚好完成的时刻，S3为此时刻采样的数据，S0和S2为半个周期前对数据的采样结果，S1为上一个周期的采样结果。当S1和S2一致时，说明数据的变化沿在CK的下降沿(即CK上升沿半个周期的时刻，当CK的下降沿与数据的变化沿在同一时刻时，CK的上升沿为最佳采样点，因为其离数据两端变化沿最远)之后，此时X输出0，Y输出1，表示时钟超前。当S3和S2一致时，说明数据的变化沿在CK的下降沿之前，此时X输出1，Y输出0，表示时钟滞后。至此，鉴相器完成了时钟相位超前或滞后的鉴定过程。

然而，由于相关技术中的鉴相器的输出信号为周期性的脉冲信号，脉冲宽度和输入信号得到相位差成正比。当输入信号相位差太小时，输出信号脉冲宽度太小，可能无法打开后级的电荷泵开关，就会产生”鉴相死区”。

发明内容

本申请实施例提供了一种鉴相器、延迟锁相环电路及信号处理方法。

根据本申请实施例的第一方面，提供了一种鉴相器，包括：边沿检测电路和SR锁存器，其中，

所述边沿检测电路，其用于在输入时钟信号的上升沿对反馈时钟信号进行采样，并将所述反馈时钟信号的采样结果输出至所述SR锁存器；

所述SR锁存器，其用于根据所述反馈时钟信号的采样结果和所述输入时钟信号，确定输出端Q的输出信号；

其中，所述边沿检测电路包括：第一与非门、第二与非门、第三与非门和第四与非门，其中，

所述第一与非门的第一输入端用于接收所述输入时钟信号，第二输入端连接所述第二与非门的输出端；

所述第一与非门的输出端分别连接所述第二与非门的第二输入端、所述第四与非门的第二输入端和所述SR锁存器的置位端；

所述第二与非门的第一输入端分别连接所述第三与非门的输出端和所述第四与非门的第三输入端；

所述第三与非门的第一输入端用于接收所述反馈时钟信号，第二输入端连接所述第四与非门的输出端；

所述第四与非门的第一输入端用于接收所述输入时钟信号，输出端还连接所述SR锁存器的复位端。

在一个可能的实现方式中，所述SR锁存器包括：第五与非门和第六与非门，其中，

所述第五与非门的第一输入端为所述SR锁存器的置位端，第二输入端与所述第六与非门的输出端连接；

所述第六与非门的第一输入端为所述SR锁存器的复位端，第二输入端与所述第五与非门的输出端Q连接。

在另一个可能的实现方式中，所述SR锁存器具体用于：