[发明专利]鉴相器、延迟锁相环电路及信号处理方法

权利要求书

1.一种鉴相器，其特征在于，包括：边沿检测电路和SR锁存器，其中，

所述边沿检测电路，其用于在输入时钟信号的上升沿对反馈时钟信号进行采样，并将所述反馈时钟信号的采样结果输出至所述SR锁存器；

所述SR锁存器，其用于根据所述反馈时钟信号的采样结果和所述输入时钟信号，确定输出端Q的输出信号；

其中，所述边沿检测电路包括：第一与非门、第二与非门、第三与非门和第四与非门；

所述第一与非门的第一输入端用于接收所述输入时钟信号，第二输入端连接所述第二与非门的输出端；

所述第一与非门的输出端分别连接所述第二与非门的第二输入端、所述第四与非门的第二输入端和所述SR锁存器的置位端；

所述第二与非门的第一输入端分别连接所述第三与非门的输出端和所述第四与非门的第三输入端；

所述第三与非门的第一输入端用于接收所述反馈时钟信号，第二输入端连接所述第四与非门的输出端；

所述第四与非门的第一输入端用于接收所述输入时钟信号，输出端还连接所述SR锁存器的复位端。

2.根据权利要求1所述的鉴相器，其特征在于，所述SR锁存器包括：第五与非门和第六与非门，其中，

所述第五与非门的第一输入端为所述SR锁存器的置位端，第二输入端与所述第六与非门的输出端连接；

所述第六与非门的第一输入端为所述SR锁存器的复位端，第二输入端与所述第五与非门的输出端Q连接。

3.根据权利要求1或2所述的方法，其特征在于，所述SR锁存器具体用于：

若基于所述采样结果确定所述反馈时钟信号滞后所述输入时钟信号的相位在第一范围值内，则确定输出端Q的输出信号为低电平；

若所述采样结果表征所述反馈时钟信号滞后所述输入时钟信号的相位在第二范围值内，则确定输出端Q的输出信号为高电平；

其中，所述第一范围值小于所述第二范围值。

4.一种延迟锁相环电路，其特征在于，包括：控制逻辑电路、延迟线和如权利要求1-3任一所述的鉴相器，其中，

所述鉴相器，其用于比较输入时钟信号和反馈时钟信号的相位差，得到输出信号，并将所述输出信号输出至所述控制逻辑电路作为所述控制逻辑电路的输入信号；

所述控制逻辑电路，其用于根据所述输入信号确定延迟控制信号，并输出至所述延迟线，以控制所述输入时钟信号和所述反馈时钟信号上升沿一致；

其中，所述反馈时钟信号由所述输入时钟信号经所述延迟线输出至所述鉴相器。

5.根据权利要求4所述的延迟锁相环电路，其特征在于，所述控制逻辑电路包括寄存器，所述寄存器的值表征所述延迟控制信号的调节方向。

6.根据权利要求4或5所述的延迟锁相环电路，其特征在于，所述延迟控制信号用于控制接入所述延时线的时钟缓冲器的数量。

7.一种时钟调整电路，其特征在于，包括：如权利要求4-6任一项所述的延迟锁相环电路。

8.一种信号处理方法，其特征在于，所述方法包括：

接收延迟锁相环DLL电路中控制逻辑电路的输入信号；

根据所述输入信号的跳变类型，和所述控制逻辑电路中寄存器的值，确定所述DLL电路的锁定类型；

其中，所述寄存器的值表征延迟控制信号的调节方向。